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SoC测试优化及其应用技术研究

作　者: 向刚
导　师: 乔立岩
学　校: 哈尔滨工业大学
专　业: 仪器科学与技术
关键词: SoC测试可测性设计测试封装测试数据压缩低功耗测试
分类号: TN407
类　型: 硕士论文
年　份: 2011年
下　载: 59次
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内容摘要

微电子技术的飞速发展使系统芯片(SoC, System-on-a-Chip)的出现成为可能。尽管IP(Intellectual Property)复用的设计技术能加快SoC的设计过程,但随着单个芯片上集成IP核数目的增多,SoC的规模、复杂度直线上升,导致SoC测试面临愈来愈大的挑战。本文对当前SoC测试中存在的问题进行分析,重点针对测试访问困难、测试数据量大和测试功耗高这三个关键问题进行研究,提出多种SoC测试优化技术。针对IP核测试访问困难的问题,本文在研究IP核测试标准——IEEE 1500的基础上,设计了一种IP核测试封装。该测试封装不仅能够实现对IP核的各种测试,而且降低对IP核的访问难度。研究测试数据压缩技术。内容包括:(1)针对目前大多数编码方法只对0游程进行压缩,并且对无关位赋值效率不高的现状,本文提出了一种基于可变前缀的双游程编码压缩技术。该方法将测试数据划分为交替出现的0游程和1游程,并同时对0游程和1游程编码。利用动态规划算法对无关位赋值,从而进一步提高压缩效率。(2)分析基于固定长度索引字典的压缩方法的缺点,提出一种基于变长度索引和位掩码的字典的测试数据压缩算法。该方法主要分为三步:首先,借鉴统计编码的思想,采用变长度索引代替固定长度索引;其次,为了使团划分效果更好,引入位掩码技术;最后,对于和条目不相容的测试片段,采用编码方法对其进一步压缩。实验结果表明,与其它同类型压缩算法相比,本文提出的两种测试数据压缩方法能够利用较小的硬件开销,获得更高的压缩效率。研究低功耗测试技术。本文提出一种低功耗的IP核测试封装边界单元。该边界单元在典型的测试封装边界单元上添加一个CMOS传输门,有效消除了测试过程中扫描移位对被测IP核的影响,降低了由于激励移入而产生的动态功耗。另外,在分析测试功耗产生原因的基础上,本文探讨了一种基于扫描变换和时钟禁止的低功耗测试方法。实验结果表明,该低功耗方法可以降低扫描测试中触发器的无用跳变次数,进而降低扫描测试功耗。

全文目录

摘要  4-5
Abstract  5-9
第1章绪论  9-19
  1.1 研究背景及意义  9-10
    1.1.1 研究背景  9-10
    1.1.2 研究意义  10
  1.2 SoC 测试优化技术及其研究现状  10-17
    1.2.1 测试封装优化技术研究现状  11
    1.2.2 测试数据压缩技术研究现状  11-16
    1.2.3 测试功耗优化技术研究现状  16-17
  1.3 本文主要研究内容及组织结构  17-19
第2章 SoC 测试技术  19-31
  2.1 引言  19
  2.2 SoC 测试概述  19-20
    2.2.1 SoC 测试的概念  19
    2.2.2 测试的分类  19-20
    2.2.3 SoC 测试结构  20
  2.3 故障模型  20-21
  2.4 可测性设计技术  21-25
    2.4.1 边界扫描设计技术  22
    2.4.2 扫描设计技术及其应用  22-24
    2.4.3 自动测试向量生成技术  24-25
  2.5 扫描和ATPG 过程  25-30
    2.5.1 扫描插入过程  26-29
    2.5.2 ATPG 过程  29-30
  2.6 本章小结  30-31
第3章测试封装技术研究  31-43
  3.1 引言  31
  3.2 IEEE 1500 标准的组成部分  31-33
    3.2.1 可扩展的测试封装结构  31-32
    3.2.2 核测试语言  32-33
  3.3 测试指令集  33
  3.4 测试封装的加装  33-39
    3.4.1 WBR 的设计  34-36
    3.4.2 WBY 的设计  36-37
    3.4.3 WIR 的设计  37-39
  3.5 仿真实验  39-42
  3.6 本章小结  42-43
第4章测试数据压缩及其应用技术研究  43-70
  4.1 引言  43
  4.2 编码压缩方法原理及分类  43-47
    4.2.1 编码压缩技术的分类  43-44
    4.2.2 Golomb 编码  44-45
    4.2.3 FDR 编码  45-46
    4.2.4 变游程编码  46-47
  4.3 基于可变前缀的双游程测试数据压缩技术  47-58
    4.3.1 VPDRL 编码原理  47-49
    4.3.2 无关位赋值算法  49-52
    4.3.3 压缩效率理论分析  52-54
    4.3.4 解压缩电路设计  54-55
    4.3.5 实验结果分析  55-58
  4.4 基于变长度索引和位掩码的字典的测试数据压缩技术  58-68
    4.4.1 基于字典的压缩技术  58-59
    4.4.2 位掩码原理  59-60
    4.4.3 UIBD 码算法  60-65
    4.4.4 解压缩电路设计  65
    4.4.5 实验结果分析  65-68
  4.5 本章小结  68-70
第5章低功耗测试及其应用技术研究  70-85
  5.1 引言  70
  5.2 测试功耗分析  70-72
    5.2.1 CMOS 电路功耗模型  70-71
    5.2.2 扫描测试功耗的衡量方法  71-72
  5.3 一种低功耗的IP 核测试封装边界单元  72-78
    5.3.1 典型测试封装边界单元  72-73
    5.3.2 安全控制测试封装边界单元  73
    5.3.3 改进的测试封装边界单元结构  73-76
    5.3.4 实验结果分析  76-78
  5.4 基于扫描变换与时钟禁止的低功耗测试技术  78-84
    5.4.1 基本原理  78-79
    5.4.2 低功耗排序算法  79-80
    5.4.3 低功耗实验分析  80-84
  5.5 本章小结  84-85
结论  85-87
参考文献  87-96
攻读学位期间发表的学术论文  96-98
致谢  98

SoC测试优化及其应用技术研究

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