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数字电路测试中扩展相容性多扫描树设计

作　者: 刘志华
导　师: 尤志强；叶柏龙
学　校: 湖南大学
专　业: 软件工程
关键词: 可测性设计全扫描测试测试费用测试功耗多扫描树
分类号: TN79
类　型: 硕士论文
年　份: 2009年
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内容摘要

随着超大规模集成(VLSI)技术的迅猛发展,芯片中晶体管的密度呈指数增长,集成电路的测试日益成为热点和挑战。全扫描测试设计是VLSI电路和系统芯片(SoC)核中最重要的可测性设计(DFT)方法之一。在这种DFT方法中,所有的触发器被修改成扫描触发器,并将这些扫描单元组织成单个或多个扫描链。测试应用时间与最长的扫描链的长度成正比。全扫描测试技术将时序电路的测试产生问题转化为组合电路的测试产生问题,降低了测试生成的复杂度,并提高了故障覆盖率。尽管全扫描测试可以彻底地降低测试生成的复杂性,但测试应用时间太长,增加了使用自动测试设备(ATE)的费用。扩展相容性扫描树技术通过添加逻辑非和异或函数扩展扫描单元的相容性,并对相容扫描单元扫描移入相同的测试向量值,显著地减少了测试应用时间,测试激励数据量以及测试功耗,但考虑到实际被测电路中往往有多个扫描输入。通过由N个扫描输入被测电路,其测试应用时间可以减少N倍。本文提出了一种新的扫描树结构来降低测试应用时间和平均测试功耗。该结构利用实际电路往往有多个扫描输入的特点,将被测电路构造成有多个扫描输入的扩展相容性扫描树。实验结果表明本文的方法在减少测试应用时间和降低平均测试功耗上与扩展相容性单扫描树结构相比,作用显著.对于ISCAS’89标准电路,当有两个扫描输入时,测试应用时间最高可降低52.4%,平均功耗最高可降低60.8%.

全文目录

摘要  5-6
Abstract  6-9
插图索引  9-11
附表索引  11-12
第1章绪论  12-15
  1.1 研究背景与意义  12-14
    1.1.1 选题背景  12-13
    1.1.2 研究意义  13-14
  1.2 本文主要工作与组织结构  14-15
第2章扫描测试基础理论概述  15-31
  2.1 数字集成电路测试的基本概念  15-18
    2.1.1 故障  15-16
    2.1.2 故障模型  16-17
    2.1.3 单固定故障模型  17-18
    2.1.4 激励与响应  18
    2.1.5 故障检测与故障诊断  18
  2.2 测试面临的挑战  18-20
  2.3 基本的电路测试技术和方法  20-22
    2.3.1 功能测试和结构测试  20
    2.3.2 可测试性分析  20-21
    2.3.3 自动测试向量生成  21-22
    2.3.4 故障模拟  22
  2.4 可测试性设计  22-25
    2.4.1 扫描设计  23
    2.4.2 内建自测试  23-24
    2.4.3 边界扫描设计  24-25
  2.5 测试功耗降低技术的概述  25-30
    2.5.1 排序技术  25-27
    2.5.2 扫描链阻塞技术  27-30
  2.6 本章小结  30-31
第3章扫描树结构  31-36
  3.1 相容关系  31-32
  3.2 单扫描树结构  32-34
  3.3 多扫描树结构  34-35
  3.4 本章小结  35-36
第4章扩展相容性多扫描树结构  36-46
  4.1 扩展相容性的概念和定义  36-37
  4.2 扩展相容性单扫描树设计  37
  4.3 扩展相容性多扫描树设计  37-38
  4.4 相容图  38-39
  4.5 扩展相容性多扫描树的构造算法  39-42
    4.5.1 扩展相容性多扫描树的构造算法  40-41
    4.5.2 FINDCLIQUES 算法  41-42
  4.6 减少扫描输出规则  42-44
  4.7 降低平均功耗  44-45
  4.8 本章小结  45-46
第5章实验结果  46-52
  5.1 参数计算  46
  5.2 测试应用时间和测试功耗的降低  46-48
  5.3 测试激励数据量的降低  48-49
  5.4 测试硬件开销和测试响应数据量的增加  49-51
  5.5 本章小结  51-52
结论与展望  52-54
参考文献  54-59
附录A 攻读硕士学位期间发表的论文和参加的项目  59-60
致谢  60

数字电路测试中扩展相容性多扫描树设计

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