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系统芯片测试优化关键技术研究

作　者: 俞洋
导　师: 彭喜元
学　校: 哈尔滨工业大学
专　业: 仪器科学与技术
关键词: SOC测试测试压缩功耗优化 TAM优化测试调度
分类号: TN407
类　型: 博士论文
年　份: 2008年
下　载: 330次
引　用: 4次
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内容摘要

随着集成电路工艺技术和设计方法的提高,集成电路的规模越来越大,使得原来要由多个芯片才可以实现的复杂系统被集成在单个芯片上成为可能。在这种背景下,系统芯片(SOC, System-on-a-Chip)应运而生。SOC技术采用IP核复用的设计方法,将整个系统映射到单个芯片上,既可以加快开发进度,又可以缩小产品体积、提高系统性能,近年来得到了广泛的应用。然而随着SOC集成的IP核数目的增多,其功能越来越复杂,SOC的测试数据量、测试功耗也随之急剧增加,对各个IP核进行测试访问也变得更加困难,这些都为SOC测试带来更大的挑战。本文在研究SOC测试结构的基础上,对当前SOC测试中存在的问题进行分析,重点针对测试数据量大、测试功耗高和测试时间长这三个关键问题进行研究,提出了相应的解决方法,并在ISCAS’89和ITC’02标准测试集上进行仿真实验,验证了方法的有效性和实用价值。本文的主要研究内容和成果如下:1.对基于编码的测试压缩方法进行研究,针对测试数据预处理中差分操作后测试集中数据“1”的比例较高的问题,提出了基于蚁群算法的测试向量排序算法,以进一步提高压缩效率;针对目前大多数编码压缩方法仅针对测试数据中的0游程进行压缩的现状,提出了一种同时考虑0游程与1游程的变游程编码方法,该方法在应用中不需要对原始数据作差分变换,因此能在提高压缩效率的同时减少解码的硬件开销;2.研究适用于多扫描链IP核的测试数据压缩方法,在分析字典方法基本原理的基础上,对其进行改进,提出了压缩比更高的基于频率指示索引字典的多扫描链测试数据压缩算法;本文利用测试数据间的重复性,提出了基于子向量重复性的测试数据压缩算法;仿真实验表明,两种多扫描链测试压缩算法都能够取得较高的压缩效率;3.在分析测试功耗产生原因的基础上,本文提出了基于扫描链冻结的测试功耗优化方法,以降低扫描测试中触发器的无用跳变次数,进而降低扫描测试功耗;4.针对IP核串行测试封装结构造成测试功耗过高的问题,利用测试向量中的完全重叠和部分重叠现象,本文提出基于部分重叠向量的并行测试封装结构,以解决串行封装结构测试功耗过高的问题,仿真实验证明了该方法的有效性;5.在研究测试访问机制(TAM, Test Access Mechanism)结构的基础上,讨论TAM结构优化与测试调度问题,提出了基于Two-Stage GA的测试调度算法,该方法采用灵活的测试总线分配方案,使得SOC系统级测试时间得到进一步降低。

全文目录

摘要  3-5
Abstract  5-13
第1章绪论  13-32
  1.1 课题背景  13-15
  1.2 系统芯片的设计与测试  15-23
    1.2.1 系统芯片SOC  15-17
    1.2.2 可测性设计技术  17-21
    1.2.3 SOC的测试结构  21-23
  1.3 SOC测试优化关键技术及研究现状  23-30
    1.3.1 测试压缩技术  23-27
    1.3.2 测试功耗优化技术  27-29
    1.3.3 SOC系统级测试优化技术  29-30
  1.4 本文主要研究内容  30-32
第2章基于单扫描链的测试数据压缩研究  32-54
  2.1 引言  32
  2.2 基于编码的测试数据压缩基本原理  32-36
    2.2.1 Golomb编码  33-34
    2.2.2 FDR编码  34-35
    2.2.3 测试数据预处理技术  35-36
  2.3 基于蚁群算法的测试向量重排序算法  36-42
    2.3.1 测试向量排序  37-38
    2.3.2 算法构成  38-41
    2.3.3 仿真实验  41-42
  2.4 基于变游程编码的测试数据压缩算法  42-52
    2.4.1 变游程编码的构成  42-45
    2.4.2 压缩效率分析  45-47
    2.4.3 测试时间分析  47-49
    2.4.4 解压缩电路结构  49-51
    2.4.5 仿真实验  51-52
  2.5 本章小结  52-54
第3章基于多扫描链的测试数据压缩研究  54-79
  3.1 引言  54
  3.2 基于频率指示索引字典的测试数据压缩算法  54-69
    3.2.1 基于字典的数据压缩算法  54-55
    3.2.2 算法描述  55-62
    3.2.3 压缩效率分析  62-64
    3.2.4 解压缩电路结构  64-65
    3.2.5 仿真实验  65-69
  3.3 基于子向量重复性的测试数据压缩算法  69-78
    3.3.1 算法描述  69-72
    3.3.2 压缩效率分析  72-75
    3.3.3 解压缩电路结构  75-76
    3.3.4 仿真实验  76-78
  3.4 本章小结  78-79
第4章测试功耗优化技术研究  79-95
  4.1 引言  79
  4.2 功耗分析  79-81
    4.2.1 CMOS电路功耗模型  79-80
    4.2.2 测试功耗分析  80-81
  4.3 基于扫描链冻结的测试功耗优化算法  81-86
    4.3.1 基本思想  81-83
    4.3.2 算法构成  83-84
    4.3.3 硬件电路结构  84-85
    4.3.4 仿真实验  85-86
  4.4 低功耗并行测试封装设计  86-94
    4.4.1 测试封装设计  86-87
    4.4.2 串行测试封装结构分析  87-88
    4.4.3 并行测试封装设计  88-93
    4.4.4 仿真实验  93-94
  4.5 本章小结  94-95
第5章系统芯片的测试结构优化技术研究  95-111
  5.1 引言  95
  5.2 测试访问机制TAM  95-98
  5.3 测试调度与测试结构优化  98-100
  5.4 基于Two-Stage GA的测试调度算法  100-110
    5.4.1 问题描述  101-103
    5.4.2 遗传算法简介  103-104
    5.4.3 Sequence-pair数据结构  104-106
    5.4.4 测试调度算法构成  106-109
    5.4.5 仿真实验  109-110
  5.5 本章小结  110-111
结论  111-113
参考文献  113-125
攻读学位期间发表的学术论文  125-127
致谢  127-128
个人简历  128

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