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基于SoC的测试数据压缩技术研究
作 者: 贾艳红
导 师: 马光胜
学 校: 哈尔滨工程大学
专 业: 计算机应用技术
关键词: SoC测试 测试数据压缩 压缩解压缩 预处理 改进FDR码
分类号: TN407
类 型: 硕士论文
年 份: 2008年
下 载: 56次
引 用: 1次
阅 读: 论文下载
内容摘要
超深亚微米技术的应用使得芯片的集成度大幅提高,集成电路设计正快速地向片上系统SoC(System-On-a-Chip)设计方法转变,SoC不论在开发周期,还是在系统功能、性能方面,均具有无可比拟的优点。但是随着SoC集成IP核数目的增多,功能越来越复杂,SoC的测试数据量、测试功耗也随之急剧增加,其测试访问也变得更加困难,进而也就为SoC的测试带来了更大的挑战。SoC的测试问题已经受到越来越广泛的关注。而测试数据压缩是解决SoC测试问题的一种行之有效的方法,它可以用于减少所需存储的测试数据量。测试时,压缩后的数据经过解码电路被还原为原始的测试向量,施加到被测电路完成测试。对此,本论文围绕SoC测试数据压缩问题展开了研究。详细介绍了SoC测试的相关理论和SoC测试数据压缩技术,对现有的几种典型方法的优缺点进行了分析,总结出了每种方法各自的适用范围,并在此基础上提出了部分改进。本文提出了一种基于无关位预处理的改进FDR码压缩方法。该方法是一种综合性能比较高的编码压缩方法,它对当前在测试数据压缩领域比较优秀的FDR码做了相应的改进。针对FDR码只对0游程进行编码而对测试序列中连续的1压缩率不高的缺点,本文提出了一种对0和1游程同时编码的压缩方案;为达到更高的压缩率和降低测试功耗,文中提出了一种根据前后数据指定无关位的预处理方法;随后给出了相应的编码算法,并设计了相应的解码器。最后,本文将这种无关位指定方法应用到了状态翻转连续长度码中,并在预处理方面作了相应的改进。为了验证本论文提出方法的正确性和有效性,随后做了实验。从ISCAS-89电路的实验结果来看,该方法达到了预期的结果。
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全文目录
摘要 5-6 Abstract 6-10 第1章 绪论 10-15 1.1 选题的目的和意义 10-11 1.2 国内外研究现状 11-13 1.2.1 国外研究现状 11-13 1.2.2 国内研究现状 13 1.3 论文的主要研究内容 13-14 1.4 论文的结构 14-15 第2章 SoC测试相关理论研究 15-27 2.1 测试基础 15-17 2.1.1 测试的基本概念 15 2.1.2 故障模型 15-16 2.1.3 自动测试向量生成 16-17 2.2 SoC测试结构 17-20 2.2.1 引入SoC基本概念 17-18 2.2.2 概念性的SoC测试结构 18-20 2.3 IP核的分类及测试方法 20-24 2.3.1 IP核简介 20-21 2.3.2 IP核测试方法 21-24 2.4 SoC测试发展趋势及挑战 24-26 2.4.1 超深亚微米工艺对测试的影响 24-25 2.4.2 可重构的测试与基于平台的SoC 25 2.4.3 测试设备 25-26 2.5 本章小结 26-27 第3章 SoC测试数据压缩技术研究 27-43 3.1 测试数据压缩概述 27-31 3.1.1 基本要求 28-29 3.1.2 熵(entropy)理论与测试数据压缩 29-31 3.2 几种主要的SoC测试数据压缩技术 31-42 3.2.1 存储与生成压缩技术 31-35 3.2.2 测试集紧缩技术 35-36 3.3.3 基于编码的测试数据压缩技术 36-42 3.3 本章小结 42-43 第4章 基于无关位预处理的改进FDR码压缩方法 43-58 4.1 编码原理及方案 43-46 4.2 无关位预处理 46-47 4.3 编码算法描述 47-49 4.4 解码器设计 49-52 4.5 压缩效率分析 52-54 4.6 测试功耗分析 54-55 4.7 实验结果与分析 55-57 4.8 本章小结 57-58 第5章 基于预处理的状态翻转连续长度码压缩方法 58-67 5.1 状态翻转连续长度码 58-62 5.1.1 编码方法综述 58-59 5.1.2 编码实例 59-60 5.1.3 编码算法描述 60 5.1.4 解压结构 60-62 5.2 预处理方面的改进 62-64 5.2.1 理论分析 62-63 5.2.2 测试向量排序算法 63-64 5.3 编码压缩过程 64-65 5.4 解压过程 65 5.5 实验结果 65-66 5.6 本章小结 66-67 结论 67-69 参考文献 69-73 攻读硕士学位期间发表的论文和取得的科研成果 73-74 致谢 74
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路(IC) > 一般性问题 > 测试和检验
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