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基于片上网络的低功耗测试调度技术研究

作　者: 张敏生
导　师: 梁华国
学　校: 合肥工业大学
专　业: 计算机应用技术
关键词: 超大规模集成电路片上网络传输功耗测试调度
分类号: TN47
类　型: 硕士论文
年　份: 2010年
下　载: 66次
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内容摘要

随着超大规模集成电路集成度和复杂度的提高,尤其是系统芯片SoC (System-on-Chip)与片上网络NoC(Network-on-Chip)的蓬勃发展,使得集成电路的测试面临越来越多的挑战。测试功耗、测试数据量和测试应用时间三大问题一直是近年来测试研究所关注的重要方面。随着工艺发展和各种高性能、便携式设备的广泛使用,电子设备的功耗问题已经日益突出,它已经成为设计与测试中必须关注的重要方面。一个性能良好的系统既取决于低功耗设计技术,也取决于所采用的低功耗约束的测试技术。多核芯片测试数据量的增加,导致测试功耗急剧上升。因此研究多核芯片BIST低功耗测试模式生成和应用,具有十分重要的意义。在基于多核的设计中,NoC是一种新的范例。NoC测试时重用片上通信网络为减少测试代价起到了决定性作用。然而,在当今的高密度系统上的功耗限制恶化了测试调度的难题。针对NoC测试时峰值功耗过高的问题,本文首先提出了一种低功耗的测试调度算法,对于每个端口测试时都优先选择具有最低功耗的核进行调度,使得每个核都以最低功耗进行调度,由局部最优达到总体最优,有效地降低了测试总功耗。本文研究了基于多核的BIST低功耗测试模式生成体系结构,同时,研究面向低功耗的多核测试访问机制TAM(Test Access Mechanism)和控制电路共享的策略问题。研究如何把多核芯片BIST测试调度问题模型化为一个多约束、特别是功耗约束条件下资源优化问题,并通过调度算法来综合解决测试功耗、测试时间和面积开销问题。本文提出了一种功耗时间协同优化的测试调度方法。综合考虑了测试功耗与测试时间,在测试功耗与测试时间二者之间作了很好的平衡。调度方法中是通过减少测试中的传输功耗,来减少了测试总功耗。ITC’02电路上的实验结果表明了方法的有效性。

全文目录

摘要  5-6
ABSTRACT  6-7
致谢  7-12
第一章绪论  12-18
  1.1 研究背景与挑战  12-15
    1.1.1 研究背景  12-13
    1.1.2 测试面临的功耗挑战  13-15
  1.2 低功耗测试研究现状  15-17
  1.3 本文内容概况  17-18
第二章 VLSI 低功耗测试研究  18-30
  2.1 VLSI 测试基础  18-22
    2.1.1 概述  18
    2.1.2 数字与模拟 VLSI 测试  18-21
    2.1.3 测试经济学  21-22
  2.2 数字集成电路的测试功耗模型  22-26
    2.2.1 功耗术语介绍  22-23
    2.2.2 功耗计算模型  23-24
    2.2.3 延迟模型  24-25
    2.2.4 测试功耗评估方法  25-26
  2.3 低功耗测试方法  26-30
    2.3.1 低功耗外部测试技术  26-27
    2.3.2 低功耗内建自测试技术  27-30
第三章 NoC 低功耗测试调度方案  30-38
  3.1 多核测试调度概述  30-31
  3.2 片上网络测试调度算法  31-33
    3.2.1 片上网络基础  31-32
    3.2.2 片上网络测试调度问题  32-33
  3.3 低功耗测试调度算法  33-36
    3.3.1 片上网络模型  33-34
    3.3.2 调度算法  34-36
  3.4 实验结果  36-37
  3.5 结论  37-38
第四章功耗时间协同优化的测试调度方案  38-46
  4.1 NoC 测试方法分析  38-39
    4.1.1 片上网络的特点  38
    4.1.2 NoC 的测试分析  38-39
  4.2 数学模型  39-41
  4.3 功耗时间协同优化的测试调度算法  41-43
    4.3.1 测试重用机制  41
    4.3.2 调度算法  41-43
  4.4 实验结果  43-45
  4.5 结论  45-46
第五章总结与展望  46-48
  5.1 总结  46
  5.2 展望  46-48
参考文献  48-54
攻读硕士学位期间发表的论文  54-55

基于片上网络的低功耗测试调度技术研究

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