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一种改进PS-LDPC码的研究及FPGA设计
作 者: 王焜
导 师: 刘宁庆
学 校: 哈尔滨工业大学
专 业: 信息与通信工程
关键词: LDPC码 PS-LDPC码 围长 PEG 环查找算法 路径选择机制
分类号: TN791
类 型: 硕士论文
年 份: 2010年
下 载: 62次
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内容摘要
LDPC码因其逼近Shannon极限的优秀译码性能而受到广泛关注,并被纳入LTE和第四代通信系统标准中。在此背景下,LDPC码的性能提高及其硬件实现一直是研究的重点。为此本文从LDPC码的设计方面就PS-LDPC类码的围长特性提出了优化方案,并从硬件设计方面提出了一种适用于这种PS-LDPC类码的可配置的FPGA设计方案。本文首先概述了PS-LDPC类码有关的基本理论,并以此为基础分析了传统PS-LDPC类码围长衰减不理想的原因。为了优化围长特性,本文提出一种基于PEG思想的环查找算法,并以不同的方式将这种算法应用于PS-LDPC码和QC-LDPC码的设计中。并得到更优的围长衰减曲线。其次,给出了基于PS-LDPC类码的FPGA硬件设计模型。这种模型采用了消息传输的路径选择机制,实现了部分计算处理单元的可重用,因此这种设计降低了硬件资源开销。改进的PS-LDPC码还保证了纠错性能。此外还引入流水化设计,并实现Gbps的吞吐率性能。这种设计模型亦可用于具有大尺寸子矩阵的QC-LDPC类码的硬件设计。最后,借助硬件设计工具及时序仿真工具对这种PS-LDPC译码器的综合性能进行考察,在不同的PS-LDPC码结构下呈现了迥异的性能。以此得到了可通过配置PS-LDPC码的结构参数实现具有不同性能指标的译码器。这种可配置的PS-LDPC译码器由于可根据应用需要灵活设计,在未来以异构为主的网络环境中可普遍应用。
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全文目录
摘要 3-4 Abstract 4-7 第1章 绪论 7-13 1.1 课题背景与来源 7-8 1.2 国内外发展现状 8-12 1.2.1 理论研究 8-10 1.2.2 硬件设计与产品开发 10-11 1.2.3 应用领域 11-12 1.3 本文主要研究内容与结构安排 12-13 第2章 LDPC 码简介 13-28 2.1 LDPC 码简介 13-19 2.1.1 环结构对码性能的影响 15-17 2.1.2 PEG 算法简介 17-19 2.2 LDPC 码译码算法 19-24 2.2.1 BP 译码算法 20-23 2.2.2 最小和算法 23-24 2.3 QC-LDPC 类码 24-27 2.3.1 PS-LDPC 码设计 24-25 2.3.2 基于PEG 算法的QC-LDPC 码 25-27 2.4 本章小结 27-28 第3章 PEG 环查找算法用于设计QC-LDPC 类码 28-36 3.1 PEG 环查找算法 28-29 3.2 围长检测设计QC-LDPC 码 29-32 3.2.1 PS-LDPC 类码特点 29-31 3.2.2 围长局部检测法构造QC-LDPC 码 31-32 3.3 基于PEG 环查找法的PS-LDPC 码的设计 32-35 3.4 本章小结 35-36 第4章 译码器的FPGA 设计 36-46 4.1 MS 算法改进 36-37 4.2 译码器结构 37-43 4.2.1 整体工作流程 37 4.2.2 路径选择单元 37-38 4.2.3 CPU 的实现 38-40 4.2.4 VPU 的实现 40-41 4.2.5 译码主模块的实现 41-42 4.2.6 IU 的实现 42-43 4.3 仿真模型搭建 43-44 4.4 本章小结 44-46 第5章 译码器性能分析 46-52 5.1 主要考查指标 46-47 5.1.1 信噪比设定 46 5.1.2 吞吐率计算 46-47 5.1.3 资源利用率 47 5.2 综合性能分析 47-51 5.3 本章小结 51-52 结论 52-53 参考文献 53-57 攻读学位期间发表的学术论文 57-59 致谢 59
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 数字电路 > 逻辑电路
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