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LDPC码在SRAM加固中的应用研究

作　者: 张艳晶
导　师: 肖立伊
学　校: 哈尔滨工业大学
专　业: 微电子学与固体电子学
关键词: EG_LDPC 自加固软错误并行大数译码 MTTF
分类号: TP333.8
类　型: 硕士论文
年　份: 2010年
下　载: 28次
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内容摘要

随着集成电路复杂度的提高和处理数据能力的增强,芯片中存储器的比重越来越高,特征尺寸的下降又使存储器组合电路中发生单粒子瞬态(Single Event Transient,SET)软错误与阵列中发生单粒子翻转(Soft Event Upset,SEU)软错误的几率大致相当,如今如何消除这两类软错误已成为SRAM加固技术新的研究热点。本文通过研究欧式几何空间(Euclidean-geometry,EG)和低密度单奇偶校验码(Low-Density Parity-Check,LDPC)的结构特征,设计了一种可用于SRAM的加固方案(即EG_LDPC码),通过采用并行大数译码和反馈环结构,使编译码电路在加固存储阵列的同时,本身也具有了探测纠正自身组合电路SET错误的能力(即自加固能力)。该码是一类大数可译码,在译码器构建时本文提出一种算法,将EG_LDPC码的大数译码步数限制在两步以内,提高了译码器的速度,进而提出了压缩的EG_LDPC码,使每一个EG_LDPC码在不改变纠检能力下信息位可以任意收缩,以获得拥有合适信息位的码字。在分析系统可靠性时提出了一种计算加固存储器平均无故障时间(MTTF)的方法,该方法意义明确,运算简单。在验证各个模块功能正确后,通过存储器行为模型和错误注入仿真分别对纠二检四(31,16)EG_LDPC和纠四检五(42,16)EG_LDPC码的可靠性和性能进行了仿真验证和分析,并与汉明码(Hamming),矩阵校验码(Matrix)和里德—穆尔码(Reed-Muller)进行了比较,结果显示EG_LDPC码加固的存储器可靠性较高,(42,16)EG_LDPC码的MTTF比汉明码高出3.19倍,且与其它ECC码相比,仅需要少量额外面积、功耗和延迟的开销。

全文目录

摘要  4-5
Abstract  5-8
第1章绪论  8-15
  1.1 课题背景  8-9
  1.2 课题研究的目的和意义  9-13
    1.2.1 软错误发生机理  9-11
    1.2.2 SRAM加固的现状  11-13
  1.3 纠错编码的发展  13-14
  1.4 本文主要研究内容及结构  14-15
第2章 LDPC码概述  15-22
  2.1 纠错编码基本概念  15-17
    2.1.1 线性分组码  15-16
    2.1.2 循环码  16-17
  2.2 LDPC码简介  17-19
    2.2.1 LDPC码定义  17-18
    2.2.2 LDPC泰纳图表示  18-19
  2.3 LDPC码常用构造方案  19-21
    2.3.1 Gallager LDPC码[36]  19-20
    2.3.2 Mackay LDPC码[37,38]  20-21
  2.4 本章小结  21-22
第3章 LDPC码加固SRAM  22-46
  3.1 编码器设计  23-29
    3.1.1 码生成多项式  23-27
    3.1.2 编码方案  27-29
  3.2 译码器设计  29-39
    3.2.1 大数逻辑译码  30-33
    3.2.2 译码方案  33-39
  3.3 探测器设计  39-42
  3.4 压缩型EG_LDPC码  42-45
  3.5 本章小结  45-46
第4章可靠性和性能分析  46-56
  4.1 编译码器功能仿真  46-47
  4.2 故障注入仿真验证  47-50
  4.3 纠错性价比与检错性价比  50-52
  4.4 平均失效时间与平均可检测时间  52-55
  4.5 本章小结  55-56
结论  56-57
参考文献  57-62
致谢  62

LDPC码在SRAM加固中的应用研究

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