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基于FPGA的可容错片上网络设计方法

作　者: 倪晋照
导　师: 欧阳一鸣
学　校: 合肥工业大学
专　业: 计算机系统结构
关键词: 片上网络资源网络接口路由器软错误硬件故障
分类号: TN47
类　型: 硕士论文
年　份: 2011年
下　载: 47次
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内容摘要

随着超大规模集成电路的发展,单个芯片上可集成的晶体管数量越来越多,IP核的数量也随之迅速递增。由于传统的片上系统(System-on-Chip,SoC)采用了总线结构,使得SoC存在着地址空间有限、无法同时支持一对以上的用户通信和全局时钟同步等问题。单个芯片上集成的IP核的增多,将导致这些缺点不可调和。因此,SoC已经不适应未来集成电路的发展需求。为了解决上述问题,一些专家和学者借鉴了计算机网络技术,提出了全新的互连结构——片上网络(Network-on-Chip,NoC)。片上网络将计算机网络技术移植到芯片设计,它是一种基于网络结构和路由通信的机制。片上网络从体系结构上彻底解决总线架构带来的问题,提供了良好的并行通信能力,使得NoC成为面向纳米工艺的新型体系结构。但是,随着集成电路特征尺寸进入纳米量级后,由于工作电压快速降低、工作频率急剧升高,电路对于粒子辐射、电源和互连噪声、电磁干扰的敏感度加剧,导致瞬态故障引发的软错误率(SER,Soft Error Rate)快速攀升。相关文献预测从1992年到2011年,软错误率将上升9个数量级。因此,纠正软错误已经变成NoC设计过程中需要考虑的关键因素。另一方面,随着制造的工艺尺寸不断减小,单硅片上晶体管的密度和速度进一步提高。但是,随着硅特征尺寸接近原子量级,VLSI的偏差性和易于老化的脆弱性变地更加突出。未来的VLSI设计将有数千亿晶体管组成,其中超过10%的晶体管由于磨损和工艺偏差将会产生硬件故障,因此,在设计NoC时必须要考虑潜在的硬件故障。随机的软错误和潜在固有的硬件故障是NoC设计阶段须面对的关键问题。本论文的主要工作如下:(1)介绍了片上网络产生的背景、片上网络研究的关键问题和国内外研究现状;此外,还介绍了片n上网络的标准硬件结构的设计和基于FPGA的硬件设计流程;(2)深入研究片上网络的资源网络接口硬件结构,提出一种可以处理软错误的资源网络接口结构。该方案在资源网接口中增加编码电路以产生校验位和解码电路以纠正一位软错误。与其他NoC的资源网络接口设计相比,该结构具有可靠性高、硬件开销低等特点。实验结果显示,该设计通过了功能仿真,具有较小的硬件开销;(3)深入研究片上网络的路由器硬件结构,在标准路由器中添加BIST电路,并在其RC模块中增加状态标志寄存器标志其相邻路由器有无故障。若所要传输数据要到达的下一跳路由器无故障,则以原先规定的端口转发数据,若有故障,则从其他端口转发数据,从而达到容路由器中硬件故障的目的。与其他NoC路由器设计相比,本方案具有可靠性高、可重用标准路由器部分设计等特点。实验结果显示,该设计通过了功能仿真,且具有较小的硬件开销。

全文目录

摘要  5-7
ABSTRACT  7-9
致谢  9-14
第一章绪论  14-24
  1.1 NoC 产生的技术背景  14-17
    1.1.1 SoC 面临的问题  14-15
    1.1.2 NoC 的特点  15-17
  1.2 NoC 的关键问题  17-20
    1.2.1 NoC 的拓扑结构  17
    1.2.2 路由问题  17-18
    1.2.3 交换机制  18
    1.2.4 拥塞控制  18
    1.2.5 流量控制问题  18-19
    1.2.6 服务质量（QoS）问题  19
    1.2.7 映射问题  19
    1.2.8 性能评估问题  19-20
  1.3 NoC 国内外研究现状  20-21
    1.3.1 国际研究现状  20-21
    1.3.2 国内研究现状  21
  1.4 课题来源、创新点及文章结构安排  21-24
    1.4.1 课题来源及创新点  21-22
    1.4.2 文章的结构安排  22-24
第二章 NoC 标准组件设计及基于FPGA 实现概述  24-39
  2.1 2D-Mesh 结构NoC 简介  24-25
  2.2 NoC 标准资源网络接口设计  25-31
    2.2.1 基本功能  25
    2.2.2 系统定义  25-27
    2.2.3 资源网络接口模块详细设计  27-31
  2.3 NoC 标准路由器设计  31-34
    2.3.1 标准路由器体系结构  31-32
    2.3.2 标准路由器内部功能模块介绍  32-34
    2.3.3 标准路由器转发数据原理  34
  2.4 基于FPGA 的硬件设计概述  34-39
    2.4.1 FPGA 的相对特性  35
    2.4.2 FPGA 的体系结构  35
    2.4.3 FPGA 的配置方式  35-36
    2.4.4 基于FPGA 的硬件设计流程  36-39
第三章针对软错误有效的资源网络接口设计  39-45
  3.1 容软错误资源网络接口  39-43
    3.1.1 资源网络接口体系结构  39-40
    3.1.2 发送控制逻辑及发送过程  40-41
    3.1.3 接收控制逻辑及接收过程  41-42
    3.1.4 软错误纠正  42-43
  3.2 实验结果  43-44
    3.2.1 仿真分析  43-44
    3.2.2 硬件开销分析  44
  3.3 本章小结  44-45
第四章应用BIST 技术设计NoC 可容错路由器  45-53
  4.1 容硬件故障路由器设计  46-50
    4.1.1 路由器体系结构与BIST  46-47
    4.1.2 路由器测试模式  47
    4.1.3 路由器正常工作模式下RC 转发flit 原理  47-50
  4.2 实验结果  50-52
    4.2.1 仿真分析  50-51
    4.2.2 硬件开销分析  51-52
  4.3 本章小结  52-53
第五章总结及展望  53-55
  5.1 论文工作总结  53
  5.2 工作展望  53-55
参考文献  55-60
附录  60-61
  攻读硕士学位期间撰写的论文  60
  研究生阶段参加的项目  60-61

基于FPGA的可容错片上网络设计方法

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