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片上网络低费用测试方法研究
作 者: 彭福慧
导 师: 尤志强;袁天成
学 校: 湖南大学
专 业: 软件工程
关键词: 可测试性设计 系统芯片 网络芯片 组播测试 低费用测试
分类号: TN407
类 型: 硕士论文
年 份: 2010年
下 载: 27次
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内容摘要
由于制作工艺的进步,电子元器件特征尺寸的减小,人们可以在单个芯片上集成越来越多的知识产权(IP)核。系统芯片(SoC)上越来越多IP核之间的通信使得总线的负担愈加沉重。网络芯片(NoC)这一概念应运而生,旨在解决片上总线应用所带来的各种瓶颈问题。近年来,多核体系结构由于其具有大规模的并行处理能力而得到了广泛的关注,片上集成相同核的数目也会越来越多,片上多核的设计与测试将会成为未来研究的新热点。现阶段对NoC的设计与测试所采用的模型大多基于2D-mesh结构,数据通信主要有单播、组播和广播三种方式。但随着集成核数目的增多以及多核应用越来越广泛,2D-mesh结构的缺点将越来越明显,而基于其他拓扑结构组播数据通信的NoC测试方法并没有被完整地提出。针对这些问题,本文主要进行了以下几个方面的研究工作。首先,本文通过仿真实验对2D-mesh和蝴蝶型胖树(BFT)两种拓扑结构的网络性能进行了对比,提出在未来多核的背景下,NoC的部署应该采用BFT型拓扑结构。其次,为了减少测试应用时间,降低自动测试设备(ATE)的负载和测试存储空间,本文在BFT型NoC上,通过进行NoC的节点编码设计、组播测试路由协议数据包设计和具有比较功能的路由器设计,实现了一种在片上路由器中进行测试数据比较的组播测试结构,以降低通信网络负载和测试应用时间。实验结果表明,针对多核NoC,提出的方法比传统的基于2D-mesh拓扑结构的单播和组播方法有效地降低了测试应用时间及ATE的存储开销。对于实验所用到的电路,在测试应用时间方面,与单播和组播方法相比最高分别降低了96.03%和60.41%;且在ATE的存储开销方面,也有52.29%的降低。另外,在总能耗方面,本文方法比前两种方法都有较大幅度的降低,为测试应用时间和测试功耗提供了更大的权衡空间。最后,通过实验分析了本文提出的测试结构在分配虚通道与不分配虚通道两种情况下,测试应用时间方面的对比结果,得出提出的方法完全适用于对采用虚通道技术的NoC进行测试这一结论。
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全文目录
摘要 5-6 Abstract 6-10 插图索引 10-11 附表索引 11-12 第1章 绪论 12-17 1.1 课题的研究背景和研究意义 12-13 1.2 国内外研究现状 13-15 1.3 本文主要工作与组织结构 15-17 第2章 集成电路测试技术 17-24 2.1 集成电路测试概述 17-18 2.2 可测试性设计方法 18-23 2.2.1 Ad-Hoc技术 18-19 2.2.2 扫描设计技术 19-20 2.2.3 内建自测试技术 20-21 2.2.4 边界扫描测试技术 21-23 2.3 本章小结 23-24 第3章 系统级电路设计和测试技术 24-37 3.1 SoC技术 24-28 3.1.1 总线架构技术 24-27 3.1.2 IP核复用技术 27-28 3.2 NoC技术 28-31 3.3 SoC嵌入式IP核测试技术 31-34 3.3.1 IEEE P1500测试结构 31-33 3.3.2 测试访问机制与测试调度 33-34 3.4 多核背景下NoC测试面临的挑战 34-36 3.5 本章小结 36-37 第4章 网络芯片性能分析 37-43 4.1 常见的NoC拓扑结构 37-39 4.2 模拟器gpNoCsim介绍 39-41 4.3 网络性能实验对比 41-42 4.4 本章小结 42-43 第5章 基于BFT型NoC低费用测试方法的实现 43-52 5.1 BFT型NoC节点编码设计 44 5.2 组播测试路由协议设计 44-46 5.3 具有比较功能的路由器结构设计 46-47 5.4 实验与分析 47-50 5.4.1 参数计算方法 47-49 5.4.2 实验结果分析 49-50 5.5 本章小结 50-52 第6章 虚通道数对测试结构的影响分析 52-56 6.1 网络芯片与虚通道技术 52-53 6.2 虚通道分配后测试结构的实验分析 53-55 6.3 本章小结 55-56 结论 56-58 参考文献 58-63 附录A 攻读硕士学位期间发表的论文和参加的项目 63-64 致谢 64
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路(IC) > 一般性问题 > 测试和检验
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