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基于折叠计数器的多扫描链SoC内建自测试方法研究

作　者: 李松坤
导　师: 梁华国
学　校: 合肥工业大学
专　业: 电路与系统
关键词: 系统芯片内建自测试折叠计数器并行输出多扫描链
分类号: TN47
类　型: 硕士论文
年　份: 2011年
下　载: 27次
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内容摘要

随着集成电路制造工艺的不断发展,单个芯片上集成的晶体管数目越来越多,通过复用各种IP芯核,片上系统(SoC, System-on-Chip)的功能愈发强大。SoC设计缩短了电路设计周期,降低了设计风险,但同时SoC的高集成度迅速提升了测试复杂性,使测试面临巨大的挑战。如何有效地压缩海量测试数据,缩短过长的测试应用时间,是当前SoC测试急需解决的问题之一。本文就是围绕这一问题展开讨论的。先就SoC测试研究现状做了简要的回顾,并列出了SoC测试的一些相关基础知识,接着着重阐述了内建自测试方法的概念、组成及分类等,可以发现测试模式生成器作为内建自测试方法的一个组成部分,是重要且不可替代的。折叠计数器就是一种测试模式生成器,它取得了很高的测试数据压缩率,一个n位的种子向量可以生成n+1个n位的测试向量,能够有效地压缩海量测试数据。但折叠计数器在生成测试模式时,一个时钟周期只能生成一位测试数据,不利于降低测试应用时间,且只能适用于单扫描链结构,阻碍了折叠计数器的进一步推广应用。针对上述现象,提出了按时钟测试的折叠计数器方案,即内建自测试方法中的test-per-clock方案[33],这一方案只需要一个时钟周期就可以完成一个测试向量的输入,也就要求改进后的折叠计数器一个时钟周期生成一个测试模式,这极大地降低了测试应用时间,并且保持了传统折叠计数器[14]高测试数据压缩率的优势,同时对应的解压结构简单、规则。考虑到按时钟测试的折叠计数器方案,在运用输入精简技术后,改动了扫描链结构,本文还提出了按时钟与扫描测试的折叠计数器方案,这一方案将折叠计数器应用到多扫描链结构电路,实现了真正意义上的串并结合的输出模式,即一个时钟周期可以生成一个扫描切片(scan slice)上的一组测试数据。该方案同样保持了传统折叠计数器高测试数据压缩率的优势,并且采用了约束输入精简技术,在不改动扫描链结构的基础上,大幅度降低了测试模式宽度,很好地平衡了被测电路端口数与测试应用时间,同时也给出了相应的解压结构。本方案作为一种测试模式生成器,可以得到广泛地应用。

全文目录

摘要  5-6
Abstract  6-8
致谢  8-13
第一章绪论  13-20
  1.1 SoC 测试概述  13-15
  1.2 SoC 测试研究现状  15-17
    1.2.1 紧缩测试集（Compaction Test Set）  15
    1.2.2 外建自测试（Built-Off Self Test, BOST）  15-16
    1.2.3 内建自测试（Built-In Self Test, BIST）  16-17
  1.3 论文研究重点及章节安排  17-20
第二章 SoC 测试的基础知识  20-26
  2.1 SoC 测试结构  20-22
  2.2 SoC 测试技术  22-24
    2.2.1 数字逻辑核测试  22-23
    2.2.2 模拟/混合电路核测试  23-24
    2.2.3 处理器核测试  24
    2.2.4 存储器核测试  24
  2.3 SoC 测试流程  24-26
第三章 BIST 方法  26-33
  3.1 BIST 方法概述  26-29
  3.2 折叠计数器定义及目标结构  29-31
    3.2.1 折叠计数器定义  29-30
    3.2.2 折叠计数器目标结构  30-31
  3.3 折叠计数器改进  31-33
第四章按时钟测试的折叠计数器方案  33-42
  4.1 建议方案的提出  34-35
  4.2 翻转控制单元的设计  35-37
  4.3 硬件解压结构及测试过程  37-39
  4.4 实验结果说明  39-42
第五章按时钟与扫描测试的折叠计数器方案  42-51
  5.1 按时钟与扫描测试的折叠计数器设计过程  42-49
    5.1.1 折叠计数器生成序列次序的调换  42-45
    5.1.2 按时钟与扫描测试的折叠计数器解压结构框图  45-49
  5.2 实验结果分析  49-51
第六章总结与展望  51-53
  6.1 论文总结  51
  6.2 下一步工作  51-53
参考文献  53-56
附录  56-57

基于折叠计数器的多扫描链SoC内建自测试方法研究

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