学位论文 > 优秀研究生学位论文题录展示

一种串行低功耗的RS译码器设计

作　者: 武士强
导　师: 张为
学　校: 天津大学
专　业: 微电子学与固体电子学
关键词: RS码 LCC算法串行结构
分类号: TN911.2
类　型: 硕士论文
年　份: 2012年
下　载: 21次
引　用: 0次
阅　读: 论文下载

内容摘要

Reed-Solomon (RS)码是一类纠错能力很强的纠错码,可以纠正随机错误和突发错误,目前已经被广泛地应用在数字通信和数据存储中。RS码译码算法分为硬判决和软判决两种译码算法,RS码的代数软判决译码算法能比硬判决译码算法获得更好的编码增益。但是,RS码的软判决译码算法的复杂度较高,硬件实现较为困难。因此找到具有较低复杂度、易于硬件实现的RS软判决译码算法一直是人们追求的目标。本文首先详细介绍了RS码的相关理论,包括有限域运算基本知识、线性分组码、循环码、BCH码以及RS码的基础知识。然后分析本课题采用的新型RS码译码算法low-complexity chase (LCC)译码算法。在代数软判决译码算法中,在保持与其他代数软判决译码算法性能近似的前提下,采用重编码、坐标变换和一种新型的插值算法,能够使得LCC算法具有较低的复杂度,易于硬件实现。基于LCC算法的硬件实现,目前常用的是流水线型结构,由于译码器的各模块是顺序执行的,因此模块间要建立握手信号,以实现流水结构。在实现中,由于要适应不同的信道对译码器的速度和面积要求,各子模块的实现将采取并行运算结构,并使每个模块数目使用的时钟周期数目相近,以提高运行速度,减小面积,提高译码效率。但是此结构存在相邻模块间的等待时间,和较大的中间存储,此外,功耗也较高。本次设计拟采用一种串行结构实现的译码器,通过进行优先插值、相似模块的复用和模块内并行运算单元的调整,来减少模块间的空闲等待时间,降低数字存储,并采取改进后的新型校验子运算结构,使其能够与错误位置和错误值的计算同时进行,提升译码器的译码速度,并采取低功耗技术,合理地进行设计划分、时序控制和RAM存储部分的读写控制,降低系统功耗,实现低功耗的高效译码。本文利用Verilog HDL对电路进行建模,采用ModelSim仿真工具进行代码的验证仿真；并且在Linux系统工作环境下基于SMIC-0.18μm工艺对设计进行逻辑综合、静态时序分析和功耗分析,译码器在SMIC-0.18μm工艺下可以得到150MHz的时钟频率,面积为27986个二输入与非门,功耗分析值为0.0187W。

一种串行低功耗的RS译码器设计

内容摘要

全文目录

相似论文