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纠错码硬件加速器模板关键技术研究

作　者: 李荣春
导　师: 窦勇
学　校: 国防科学技术大学
专　业: 计算机科学与技术
关键词: 纠错码译码 卷积码 Turbo码 RS码 LDPC码 译码器模板
分类号: TN911.22
类　型: 硕士论文
年　份: 2009年
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内容摘要


信道译码是软件无线电的关键环节,主要用差错控制的方法来纠正经过信道传输后所接收的码元错误。信道译码通过纠错码技术来实现。所谓纠错码技术,就是一种通过增加校验信息来提高信息传输可靠性的有效方法。常用的纠错码主要有卷积码、Turbo码、RS码和LDPC码四种。在不同的通信系统中,纠错码种类的不同;而同一类型的纠错码在不同的通信系统中参数标准也不尽相同。现代通信越来越倾向于实现各种不同标准的通信系统间的通信,传统的ASIC系统已经很难适应多变的需求。为了提高兼容性,译码器必须实现参数化可配置计算。基于FPGA的译码器模板便应运而生。本文针对纠错码中的卷积码、Turbo码、RS码和LDPC码这四种纠错码,分析了其译码原理及参数类型,设计每类纠错码的译码器模板,根据参数的变化自适应选择相应的体系结构,实现了不同通信系统中纠错码的参数化可配置译码,有效地实现了译码器的兼容性,以适应通信中的不同应用环境。本文还对四类纠错码可重构译码器构建技术进行了研究,设计了动态可重构纠错码译码器原型系统,对可重构译码器的存储结构、配置字控制技术进行了研究,并将四种纠错码的译码器在原型系统中进行了映射实现。

全文目录


摘要  10-11
ABSTRACT  11-12
第一章 绪论  12-18
  1.1 应用背景  12-14
    1.1.1 数字通信系统概述  12
    1.1.2 纠错码的概念及其应用  12-14
    1.1.3 纠错码译码器  14
  1.2 技术背景  14-15
  1.3 选题意义  15-16
  1.4 本课题研究内容  16
  1.5 论文结构  16-18
第二章 卷积码Viterbi 译码器模板技术  18-32
  2.1 卷积码和Viterbi 译码算法原理  18-22
    2.1.1 卷积码的基本概念  18-19
    2.1.2 Viterbi 译码算法原理  19-21
    2.1.3 卷积码译码器的研究现状  21
    2.1.4 卷积码译码器的参数类型  21-22
  2.2 Viterbi 译码器模板硬件结构设计  22-29
    2.2.1 Viterbi 译码器模板总体结构  22-24
    2.2.2 凿孔复用模块  24
    2.2.3 内核节点模块  24-29
    2.2.4 可重构互联网络  29
  2.3 实验与性能分析  29-31
    2.3.1 实验环境  29-30
    2.3.2 FPGA 资源利用  30
    2.3.3 性能分析  30-31
  2.4 本章小结  31-32
第三章 Turbo 码SOVA 译码器模板技术  32-45
  3.1 Turbo 码和SOVA 译码算法原理  32-37
    3.1.1 Turbo 码基本概念  32
    3.1.2 SOVA 译码算法原理  32-36
    3.1.3 Turbo 码译码器的研究现状  36-37
    3.1.4 Turbo 码译码器的参数类型  37
  3.2 SOVA 译码器模板硬件结构设计  37-42
    3.2.1 SOVA 译码器模板总体结构  37-38
    3.2.2 输入存储模块  38
    3.2.3 分量译码器模块  38-42
    3.2.4 交织器的设计  42
  3.3 实验与性能分析  42-44
    3.3.1 实验环境  42-43
    3.3.2 FPGA 资源利用  43
    3.3.3 性能分析  43-44
  3.4 本章小结  44-45
第四章 RS 码译码器模板技术  45-57
  4.1 RS 码和译码算法原理  45-49
    4.1.1 RS 码的基本概念  45
    4.1.2 RS 码的译码算法原理  45-48
    4.1.3 RS 码译码器的研究现状  48-49
    4.1.4 RS 码译码器的参数类型  49
  4.2 RS 码译码器模板硬件结构设计  49-55
    4.2.1 RS 码译码器模板总体结构  49-50
    4.2.2 伴随式计算模块  50-51
    4.2.3 错误位置多项式计算模块  51-53
    4.2.4 错误位置计算模块  53-54
    4.2.5 错误值计算模块  54-55
  4.3 实验与性能分析  55-56
    4.3.1 实验环境  55
    4.3.2 FPGA 资源利用  55-56
    4.3.3 性能分析  56
  4.4 本章小结  56-57
第五章 LDPC 码译码器模板技术  57-68
  5.1 LDPC 码和译码算法原理  57-61
    5.1.1 LDPC 码的基本概念  57-58
    5.1.2 LDPC 码的译码算法原理  58-60
    5.1.3 LDPC 码译码器的研究现状  60-61
    5.1.4 LDPC 码译码器的参数类型  61
  5.2 LDPC 码译码器模板硬件结构设计  61-65
    5.2.1 LDPC 码译码器模板总体结构  61-63
    5.2.2 译码器软信息存储器的互联结构  63-64
    5.2.3 变量节点模块  64-65
    5.2.4 校验节点模块  65
  5.3 实验与性能分析  65-66
    5.3.1 实验环境  65-66
    5.3.2 FPGA 资源利用  66
    5.3.3 性能分析  66
  5.4 本章小结  66-68
第六章 纠错码可重构译码器原型系统的技术  68-78
  6.1 可重构译码器原型系统的结构  68-72
    6.1.1 总体结构  68-69
    6.1.2 PE 阵列的设计  69-71
    6.1.3 存储设计  71-72
    6.1.4 指令控制  72
  6.2 可重构译码器原型系统的实现  72-77
    6.2.1 卷积码译码器的映射实现  73-74
    6.2.2 Turbo 码译码器的映射实现  74-75
    6.2.3 RS 码译码器的映射实现  75-76
    6.2.4 LDPC 码译码器的映射实现  76-77
  6.3 本章小结  77-78
第七章 结束语  78-80
  7.1 工作总结  78-79
  7.2 进一步的工作  79-80
致谢  80-81
参考文献  81-84
作者在学习期间取得的学术成果  84

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中图分类: > 工业技术 > 无线电电子学、电信技术 > 通信 > 通信理论 > 信息论 > 信道编码理论
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