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RS与卷积级联的编解码FPGA实现

作　者: 曾湘文
导　师: 唐斌
学　校: 电子科技大学
专　业: 信息获取与探测技术
关键词: RS码卷积码 Viterbi译码级联码 FPGA
分类号: TN791
类　型: 硕士论文
年　份: 2010年
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内容摘要

数字通信系统中,信道受到多种类型噪声的影响,信息在传输过程中会出现错误。为提高系统传输的可靠性,除了扩展带宽、增加发射功率和降低系统噪声等方法外,纠错编码也是常用技术。在编码过程中,卷积码充分利用了各组之间的相关性, RS码是一种多进制的BCH码,以这两种编码组成的级联码对于突发错误和随机错误具有优良的纠错性能。目前该类型的级联码已经运用于广泛运用于卫星通信、数字电视(DVB)和移动通信等通信系统中。结合课题需要,本文设计了以RS编解码、卷积编码、Viterbi译码、加码、解扰、组帧和帧同步检测共同组成的编解码方案。其主要工作如下:1、讨论了卷积码的表示方法、特点,分析了卷积码的约束长度和Viterbi译码的回溯深度对误码率的影响。针对Viterbi译码器中比选模块、幸存路径管理,研究了寄存器交换法。2、讨论了RS码的编解码算法后,分析了RS(255,223)和卷积码的级联码在高斯信道下的性能。针对RS译码器中错误位置多项式计算,研究了BM算法,分别以钱搜索法和福尼算法计算错误位置和错误值。3、结合项目需求和Viterbi译码器特点,在开窗检测法基础上,提出一种帧同步检测算法。4、研究了RS编解码、卷积编码、Viterbi译码、并行扰码、解扰、组帧和帧同步检测的FPGA实现,对系统的解码器进行了性能仿真与分析,且对特殊的突发错误和随机错误完成了单板测试与性能分析。

RS与卷积级联的编解码FPGA实现

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