学位论文 > 优秀研究生学位论文题录展示

基于多特征序列编码的SoC测试数据压缩方法研究

作　者: 余健
导　师: 欧阳一鸣
学　校: 合肥工业大学
专　业: 计算机软件与理论
关键词: SoC 测试数据压缩 测试源划分 FDR码 Huffman编码
分类号: TN407
类　型: 硕士论文
年　份: 2008年
下　载: 50次
引　用: 0次
阅　读: 论文下载
 

内容摘要


随着基于IP核复用的系统芯片(System-on-a-Chip,SoC)设计技术的出现,极大的增加了芯片设计产量且缩短了产品投放市场的时间,然而随着集成的IP核数目的增加,使得芯片测试所需的测试数据量也飞速增加;同时,由于自动测试设备(Auto Test Equipment,ATE)的昂贵,使得SoC的测试成本飞速上升,SoC的测试问题已经受到越来越广泛的关注。为了解决SoC测试数据量过大的问题,一种最直接有效的方法就是对测试数据进行压缩。本论文在分析了几种测试数据编码压缩的基础上,提出了两种新的编码压缩方案,其中主要内容有:(1)介绍了测试技术基础以及SoC测试中遇到的问题,总结了目前测试数据压缩技术的国内外研究成果,主要可分为内建自测试和外建自测试两类压缩方法。并针对两类方法都举出一些主要的方案进行阐述,剖析其内在原理及特点。(2)第一种方案——对多特征序列编码的方案。FDR码只对0游程编码,对连续的1和交替序列的编码效率很低,因此提出了针对测试数据中四种特征序列进行编码的策略。主要思想是将测试集看成由四种特征序列组成的数据流,对不同的序列采用同等的编码规则,提高编码效率。并在FDR码的基础上,提出了两种针对多特征序列的编码规则,并给出其解码硬件结构。(3)第二种方案——针对变长输入Huffman码方案中只对0游程长度进行统计编码的缺陷,提出一种新的基于游程长度的统计模式集合,根据新的集合对测试集中各种游程长度的出现频率进行统计,再进行Huffman编码,提升编码效率。在ISCAS 89标准电路上的实验结果表明,本文提出的两种方案均能有效地对测试数据集进行压缩。两种方案均是对原始测试集进行直接编码,编码前不需要对测试集进行差分操作,因此解码电路中减少了CSR的硬件开销。

全文目录


相似论文

  1. 基于VHDL/FPGA的嵌入式UART的设计及FPGA验证,TN47
  2. 基于RSA和Eflash的安全SOC设计,TN47
  3. 基于OVM的SoC功能验证系统的设计与实现,TN47
  4. 卫星导航SoC设计验证平台的研究与实现,TN47
  5. SoC芯片的低功耗物理设计研究,TN47
  6. 一种PC架构32位SOC系统结构的研究与设计,TP303
  7. 安全智能卡SoC芯片的通讯接口设计与实现,TN47
  8. 电动单轨吊动力锂电池组智能管理系统的研究,TM912
  9. 独立光伏系统的研究与实现,TM912
  10. 基于MSP430电能表的设计研究与应用,TM933.4
  11. 电池充放电监控管理软件研究与设计,TM912
  12. 模型驱动的SoC设计关键技术研究,TN47
  13. SOC中IP核设计关键技术研究与实现,TN47
  14. 面向图像处理的可配置处理器设计与实现,TN47
  15. 基于H.264的视频编码器的优化和解码器DPB管理的软硬件实现,TN762
  16. 多媒体解码芯片的SoC设计,TN47
  17. H.264/AVC视频解码器的设计及其SoC实现,TN764
  18. H.264/AVC解码器设计与硬件实现,TN764
  19. H.264/AVC解码SOC芯片设计,TN764
  20. H.264全解码芯片设计,TN764
  21. 基于良率最大化的SOC测试程序开发,TN47

中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路（IC） > 一般性问题 > 测试和检验
© 2012 www.xueweilunwen.com