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基于H.264的视频编码器的优化和解码器DPB管理的软硬件实现

作　者: 朱本营
导　师: 林涛；焦孟草
学　校: 同济大学
专　业: 电路与系统
关键词: H.264/AVC 视频编码视频解码 SoC DPB
分类号: TN762
类　型: 硕士论文
年　份: 2007年
下　载: 25次
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内容摘要

H．264／AVC是ITU-T VCEG和ISO／IEC MPEG共同开发的视频处理标准，ITU-T作为标准建议H．264，ISO／工EC作为国际标准建议14496-10(MPEG一4第10部分)高级视频编码(AVC)。H．264／AVC作为新一代的视频编解码标准，它综合了各种先进技术并减小压缩基本单元，从而在图像质量没有明显下降的情况下大大降低了压缩率。由于具有很高的编码效率，良好的网络亲和性以及广泛的目标应用领域，使得H．264／AVC一经推出就受到了广泛的关注。基于H．264的多媒体处理芯片的研究成为现在最热门的方向之一，这种芯片需要具有高性能、低功耗、价格低等特点，以满足音视频处理对高数据吞吐率、实时性等要求，在各种多媒体应用中，如HDTV、DVD、视频会议、下一代视频手机等，处于核心地位。因此开展基于H．264／AVC的SoC单芯片编解码解决方案的研究具有很高的理论和实践价值。本文以H．264 CODEC的前端设计流程为主线，以作者在基于H．264／AVC的编解码SoC芯片开发项目中所做工作为主要内容展开。内容涉及H．264编码器算法优化及其调试、H．264解码器的软硬件划分、芯片架构和DPB管理模块的软硬件设计过程、FPGA验证等知识。在编码器研究方面，对于H．264编码器的复杂度及其使用的各种优化方案进行了介绍，使用Intel的SSE2多媒体扩展指令对运动估计等部分做了改进。所有这些优化使得编码速度提高了约两倍。在解码器方面，对于解码器中的DPB管理部分提出了一种优化方案，并进行了软硬件的实现，此方案使得芯片的存储器的空间节省了至少一半。最后介绍了SoC解码芯片的FPGA验证平台的设计过程及其验证策略。最后，关于进一步工作的方向进行了简要的讨论。

全文目录

摘要  6-7
ABSTRACT  7-11
第一章引言  11-19
  1.1 概述  11-12
  1.2 主要内容和结构安排  12-13
  1.3 数字视频压缩的原理及标准  13-19
    1.3.1 数字视频压缩技术原理  13-16
    1.3.2 数字视频压缩标准  16-19
第二章 H.264视频压缩标准  19-41
  2.1 概述  19-21
  2.2 熵编码  21-27
    2.2.1 Exp-Golomb码  22-24
    2.2.2 CAVLC  24-26
    2.2.3 CABAC  26-27
  2.3 量化  27-29
  2.4 变换  29-30
  2.5 帧内预测  30-33
    2.5.1 Intra 16x16帧内预测模式  30-31
    2.5.2 Intra 4x4帧内预测模式  31-32
    2.5.3 色差分量的帧内预测  32-33
    2.5.4 帧内预测的优越性  33
  2.6 帧间预测  33-38
    2.6.1 树状结构运动补偿  33-34
    2.6.2 亚像素精度的运动补偿  34-35
    2.6.3 亮度插值算法  35-37
    2.6.4 色度插值算法  37
    2.6.5 基于P帧和B帧的帧间预测  37-38
  2.7 环路滤波  38-40
  本章小结  40-41
第三章 H.264/AVC编码器及其优化  41-60
  3.1 引言  41
  3.2 H.264/AVC编码器性能  41-43
  3.3 算法复杂度分析  43-45
  3.4 编码器的SSE2优化  45-54
    3.4.1 单指令多数据(SIMD)技术  46-47
    3.4.2 MMX指令集  47-48
    3.4.3 SSE指令集  48-52
    3.4.4 SSE2指令集  52-53
    3.4.5 利用SSE2指令集对编码器进行优化  53-54
  3.5 编码器芯片设计方法探讨  54-58
    3.5.1 引言  54-55
    3.5.2 视频编码器芯片的设计目标  55-57
    3.5.3 视频编码器芯片系统的架构  57-58
  本章小结:  58-60
第四章 H.264/AVC解码器中DPB管理部分的软硬件设计  60-85
  4.1 引言  60
  4.2 视频解码 SoC芯片的软硬件划分与架构设计  60-64
    4.2.1 解码器流程概述  60-61
    4.2.2 解码复杂度分析及软硬件划分  61-63
    4.2.3 解码SoC芯片架构  63-64
  4.3 DPB管理  64-85
    4.3.1 参考图像列表的初始化  64-71
      4.3.1.1 图像序号的计算  65-66
      4.3.1.2 参考图像列表的初始化  66-69
        4.3.1.2.1 帧中P和SP片的参考帧列表的初始化  66
        4.3.1.2.2 场中P和SP片的参考帧列表的初始化  66-67
        4.3.1.2.3 帧模式的B片参考图像列表的初始化  67-68
        4.3.1.2.3 场模式的B片参考图像列表的初始化  68-69
        4.3.1.2.4 场模式参考帧列表的初始化  69
      4.3.1.3 参考帧列表的重排序  69-71
        4.3.1.3.1 短期参考帧的重排序  70
        4.3.1.3.2 长期参考帧的重排序  70-71
    4.3.2 参考图像列表的标记过程  71-73
      4.3.2.1 flame_num不连续的解码过程  71-72
      4.3.2.2 参考图像"滑窗"标记过程  72
      4.3.2.3 参考图像自适应内存控制标记过程  72-73
    4.3.3 DPB管理方式的优化过程  73-84
      4.3.3.1 DPB构建的过程  73-78
      4.3.3.2 DPB模块的设计过程  78-79
      4.3.3.3 DPB模块的软硬件实现过程  79-84
        4.3.3.3.1 DPB模块的软件实现过程  79-81
        4.3.3.3.2 DPB模块的硬件实现过程  81-84
    4.3.4 DPB模块的优化试验结果  84-85
第五章视频解码系统的FPGA验证  85-93
  5.1 验证方法  85-86
  5.2 H.264/AVC解码验证平台的组成  86-88
  5.3.H.264/AVC解码验证平台的工作过程  88-90
  5.4.H.264/AVC解码验证平台的设计的原则及其注意事项  90-91
  5.5.结论  91-93
第6章结论与展望  93-95
  6.1 结论  93
  6.2 进一步工作的方向  93-95
致谢  95-96
参考文献  96-97
个人简历在读期间发表的学术论文与研究成果  97

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