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高速低功耗嵌入式SRAM研究与设计

作　者: 姚其爽
导　师: 张盛兵
学　校: 西北工业大学
专　业: 软件工程
关键词: 嵌入式静态随机存储器灵敏放大器地址译码器自复位
分类号: TP333
类　型: 硕士论文
年　份: 2007年
下　载: 302次
引　用: 8次
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内容摘要

随着半导体工艺的不断等比例缩小，嵌入式存储器在SoC中所占的比重(面积)将逐渐增大。到2010年，约90％的硅片面积都将被不同功能的存储器所占据。SRAM由于其高集成度，高速，低功耗以及其制程与逻辑工艺良好兼容的特点，使其成为SoC中不可缺少的一个组件。近年来，便携式设备的流行和高性能处理器的需要，对SRAM的性能提出了更高的要求。高速和低功耗正成为SRAM设计的主流方向。本文首先对当前国内外有关SRAM高速和低功耗设计技术以及相关产品进行综述。在对SRAM基本工作原理，存储单元静态噪声容限(SNM)，存储阵列的布局以及SRAM外围电路的设计进行详细阐述和分析的基础上，提出优化方案。提出了一种快速，省面积的预译码器和采用带预放大机制的电压锁存型敏感放大器，提高系统工作性能和稳定性。从高速设计的角度，阐述了先进存储器设计所采用的Tracking机制及其应用，提出一种较为优良的Tracking机制，实现高速低功耗设计。从设计的角度，对版图整体布局(floor-plan)，信号线布局(signal-plan)，电源线布局(power-plan)等做了具体的分析与设计，确保版图质量。从功耗设计的来源进行分析，提出了两种降低功耗的方法，并对芯片功耗进行整体评估。另外针对大容量SRAM的仿真，分别从前仿真和后仿真两个方面，各提出了两种新的方法，有效保证了仿真精度和仿真速度。应用上述技术，采用HJTC(和舰科技)0.13um 8层金属单层多晶双阱CMOS工艺，设计了一颗容量为16384字X32位，列复用为32的SRAM，芯片大小为1.44mm X 1.07mm.在版图实现的基础上，采用HSPICE后仿真时序分析可得，数据访问时间为4.69n。采用HSIM后仿真功耗分析可得，在150MHz的工作频率下，工作电流为50mA，验证了采用新架构实现了高速数据读取和较低的功耗，并且相对于同类产品，具备面积小的优势。

全文目录

摘要  3-4
Abstract  4-5
目录  5-7
第一章绪论  7-17
  1.1 课题来源及研究意义  7
  1.2 SRAM设计技术发展趋势  7-13
    1.2.1 SRAM低功耗设计  7-12
    1.2.2 SRAM高速设计  12-13
  1.3 存储器产品发展趋势  13-14
    1.3.1 国外发达国家存储器发展动态  13-14
    1.3.2 国内存储器发展现状  14
  1.4 课题的主要工作及技术要点  14-15
  1.5 论文章节组成  15-17
第二章 SRAM电路设计  17-41
  2.1 SRAM工作原理  17-21
    2.1.1 SRAM结构  17-20
    2.1.2 SRAM基本工作时序  20-21
  2.2 SRAM存储单元的研究  21-25
    2.2.1 SRAM存储单元的介绍  21-22
    2.2.2 SRAM存储单元静态噪声容限  22-25
  2.3 SRAM存储阵列布局  25-27
    2.3.1 大容量存储阵列布局  25-26
    2.3.2 低容量存储阵列布局  26-27
  2.4 地址译码电路设计  27-31
    2.4.1 静态CMOS逻辑  28-29
    2.4.2 动态逻辑  29-31
  2.5 敏感放大电路设计  31-34
    2.5.1 电流镜型敏感放大器  32-33
    2.5.2 交叉耦合型敏感放大器  33-34
    2.5.3 锁存型敏感放大器  34
  2.6 数据输出电路  34-35
  2.7 位线预充电电路  35-36
  2.8 Tracking机制  36-40
    2.8.1 SRAM自复位原理  36-38
    2.8.2 常规Tracking机制  38-39
    2.8.3 时序裕量小的Tracking机制  39-40
  2.9 本章小结  40-41
第三章 512K SRAM设计  41-57
  3.1 存储阵列布局  41
  3.2 译码电路设计  41-45
    3.2.1 行地址预译码电路设计  42-45
    3.2.2 列地址译码电路设计  45
  3.3 时序控制电路  45-46
  3.4 数据输入输出电路设计  46-47
    3.4.1 数据输入电路  46
    3.4.2 数据输出电路  46-47
  3.5 敏感放大电路设计  47-50
  3.6 Tracking机制设计  50-55
    3.6.1 类电流源存储单元和可复制存储单元设计  50-52
    3.6.2 编程电路与开关选择电路设计  52-53
    3.6.3 存储器架构  53-55
  3.7 低功耗分析与设计  55-56
    3.7.1 低功耗设计  55-56
  3.8 本章小结  56-57
第四章 SRAM仿真  57-65
  4.1 前仿真流程与仿真工具环境设置  57-60
    4.1.1 直流通路检查  57-58
    4.1.2 HSIM精度与仿真速度的设置  58
    4.1.3 前仿真分析  58-60
  4.2 后仿真与仿真工具环境的设置  60-62
    4.2.1 SRAM整体后性能仿真分析  60-62
    4.2.2 仿真模型的建立  62
  4.3 SRAM仿真矢量文件的生成  62-64
    4.3.1 HSIM矢量文件的格式  62-63
    4.3.2 Verilog生成矢量文件  63-64
  4.4 功耗仿真结果  64
  4.5 本章小结  64-65
第五章 SRAM版图设计  65-73
  5.1 整体布局(floor-plan)  65-66
  5.2 信号线布局(signal-plan)  66-70
    5.2.1 减少全局信号线  66
    5.2.2 优化信号线的宽度和间距  66-68
    5.2.3 导线延时优化方法  68-70
  5.3 电源网络布局(power-plan)  70-71
    5.3.1 存储单元电源线布局  70
    5.3.2 字线驱动电路部分电源线布局  70-71
    5.3.3 预译码电路部分电源线布局  71
  5.4 版图验证  71
  5.5 本章小结  71-73
第六章结束语  73-75
  6.1 总结  73
  6.2 展望  73-75
致谢  75-77
研究生期间发表的论文  77-79
参考文献  79-82
附录  82-83

高速低功耗嵌入式SRAM研究与设计

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