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高速低功耗嵌入式SRAM的设计研究
作 者: 王美华
导 师: 曾晓洋;赵建忠
学 校: 复旦大学
专 业: 电子与通信工程
关键词: SRAM 嵌入式 低功耗 灵敏放大器 动态CMOS译码电路 SCL电路 脉冲信号 阵列分割 分级位线
分类号: TP333
类 型: 硕士论文
年 份: 2010年
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内容摘要
随着半导体制造工艺和集成电路设计能力的不断提高,人们已经能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯片上,形成所谓的SoC(系统级芯片)。资料表明,作为SoC重要组成部分的嵌入式存储器,在SoC中所占的比重(面积)逐年增加,由1999年平均20%的芯片面积上升到2007年60-70%乃至2014年的90%的面积。由此可见,嵌入式存储器的优劣对整个芯片系统来说至关重要。嵌入式静态随机存储器(eSRAM)由于其功耗低、速度快、性能稳定等优点而成为嵌入式存储器中不可或缺的重要组成部分,它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。本文主要以一个128Kbit(4Kx32位)嵌入式静态存储器的设计为例,对低功耗嵌入式SRAM的设计进行了阐述。该存储器采用了先进的65nm制作工艺。设计中采用了SCL(source-coupled-logic)结构的动态CMOS译码电路、脉冲信号技术、锁存型电压灵敏放大器、Power Gating、存储阵列分割等先进技术。SCL动态CMOS译码电路不仅加快了译码速度,而且相对于传统的译码电路来说面积要小得多;脉冲信号技术可以减少字线、位线以及外围电路的使能时间,从而提高芯片性能,降低功耗;锁存型电压灵敏放大器的应用不仅提高了读取速度而且降低了功耗;Power gating技术使存储器的静态功耗降低了将近47%左右;存储阵列分割技术的主要目标是使信号局域化,以减少开关电容,从而降低延时及功耗。但存储阵列分割使整体芯片面积增大,同时带来了过多的互连线延时,过分的划分存储阵列可能使得eSRAM性能降低。因此在进行存储阵列分割时应当评估其划分后的性能,以求获得最佳的符合设计要求的层次化结构。
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全文目录
摘要 4-5 Abstract 5-7 第一章 绪论 7-16 1.1 课题的研究意义 7-8 1.2 嵌入式存储器的分类及特点 8-10 1.3 嵌入式存储器的优势 10-11 1.4 嵌入式SRAM的基本结构和工作原理 11-12 1.5 嵌入式SRAM的功耗来源及延时 12-14 1.6 嵌入式SRAM面临的挑战 14 1.7 课题的主要工作及技术要点 14-16 第二章 低功耗嵌入式SRAM的电路设计 16-49 2.1 设计要求 16 2.2 嵌入式SRAM的存储阵列架构设计 16-18 2.3 存储单元的研究 18-31 2.3.1 静态六管存储单元的研究 19-24 2.3.2 静态六管单元的设计考虑 24-30 2.3.3 静态六管单元的低功耗设计 30-31 2.4 灵敏放大器的研究 31-34 2.4.1 锁存型电压灵敏放大器 32-34 2.5 SCL动态CMOS高速译码电路的研究 34-38 2.5.1 SCL动态CMOS NOR/OR门的研究 34-36 2.5.2 SCL动态CMOS高速行译码电路设计 36-38 2.6 分级位线(Divided Bitline)技术 38-41 2.7 脉冲信号技术 41 2.8 时钟产生电路以及自时序的研究 41-44 2.9 输入输出缓冲单元 44-45 2.10 静态功耗控制单元 45-46 2.11 小结 46-49 第三章 低功耗嵌入式SRAM的版图设计 49-57 3.1 模块划分(partition) 49 3.2 版图的整体布局(floor-plan) 49-54 3.2.1 嵌入式SRAM存储单元的版图 49-51 3.2.2 存储阵列的布局 51-52 3.2.3 字线译码阵列布局 52-53 3.2.4 列选择及灵敏放大电路的布局 53 3.2.5 控制电路的布局 53-54 3.3 信号线布局(signal-plan) 54-55 3.4 电源网络的布局(power-plan) 55 3.5 版图的验证 55 3.6 小结 55-57 第四章 低功耗嵌入式SRAM的仿真 57-60 4.1 eSRAM的仿真流程 57-58 4.2 eSRAM的仿真结果 58-59 4.3 小结 59-60 第五章 总结 60-61 参考文献目录 61-63 致谢 63-64
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中图分类: > 工业技术 > 自动化技术、计算机技术 > 计算技术、计算机技术 > 电子数字计算机(不连续作用电子计算机) > 存贮器
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