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1GHz数字射频存储器的设计

作　者: 王振峰
导　师: 常建平；朱根才
学　校: 南京航空航天大学
专　业: 通信与信息系统
关键词: 数字射频存储器 1GHz 超高速模数转换器可编程逻辑器件锁相型频率合成器
分类号: TN974
类　型: 硕士论文
年　份: 2002年
下　载: 315次
引　用: 6次
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内容摘要

数字射频存储器是现代电子对抗系统中有源雷达干扰机的主要组成部分，用于将接收到的雷达信号的精确的复制信号返回该雷达系统，以此来混淆该系统。在另一些情况下，需要将不同于接收到的雷达信号的特征的信号返回雷达系统，用来进一步使雷达系统混淆工作。随着世界军事科技的飞速发展，采用数字射频存储器的有源雷达干扰机日益成为全球研究的重点。本课题为射频仿真系统的一个组成部分，设计指标要求有300MHz的瞬时带宽，本系统采用采样速率为1GHz的超高速模数转换器(ADC)，实际使用两个采样速率为500MHz的ADC交替采样以达到1GHz。并且在系统中采用了可编程逻辑器件作为控制器和数据缓存器，从而大大降低了系统的功耗。设计中大量的使用了ECL逻辑的芯片，诸如锁存器，移位寄存器等等。在带来了超高速的优势的同时，巨大的功耗也是设计中所考虑的一大事项。本系统采用锁相型频率合成器作为超高速模数转换器的时钟源。本系统已经完成了电路图的设计以及系统的仿真。

全文目录

绪论  6-9
第一章超高速数据采集的理论基础  9-19
  1．1 超高速模数转换理论  9-12
    1．1．1 模数转换  9-11
    1．1．2 并行（直接转换式）ADC  11-12
  1．2 超高速ECL电路以及传输线理论  12-15
    1．2．1 ECL电路及其特点  12-13
    1．2．2 传输线理论  13-14
    1．2．3 超高速数字电路设计要素  14-15
  1．3 频率合成器理论  15-19
    1．3．1 频率合成的原理  15-16
    1．3．2 锁相环的基本原理  16-18
    1．3．3 锁相频率合成器  18-19
第二章复杂的可编程逻辑器件（CPLD）  19-26
  2．1 CPLD的基本理论  19-20
  2．2 Altera公司的FLEXl0KE系列的CPLD的特点  20-23
  2．3 设计仿真软件Max+Plus Ⅱ  23-24
  2．4 硬件描述语言VHDL  24-26
第三章 DRFM设计模块  26-44
  3．1 数据采集模块  26-35
    3．1．1 MAX101A介绍  26-27
    3．1．2 MAX101A工作原理  27-29
    3．1．3 MAX101A的应用  29-31
    3．1．4 MAX101A的时钟源  31-35
  3．2 数据缓存模块  35-44
    3．2．1 CPLD作为数据缓存器的设计  36-41
    3．2．2 ECL器件的使用  41-44
第四章 DRFM主要参数及误差分析  44-48
  4．1 DRFM主要参数  44
  4．2 主要误差分析  44-48
    4．2．1 系统要求  45
    4．2．2 直流性能  45-47
    4．2．3 交流特征  47-48
结论  48-50
致谢  50-51
在校期间的研究成果  51-52
参考文献  52-53
附录  53-58

1GHz数字射频存储器的设计

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