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基于NiosⅡ内核的板级BIST测控技术研究

作　者: 阳习书
导　师: 谢永乐
学　校: 电子科技大学
专　业: 测试计量技术及仪器
关键词: 边界扫描 SOPC 板级内建自测试 NiosⅡ 边界扫描测试系统
分类号: TN47
类　型: 硕士论文
年　份: 2011年
下　载: 23次
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内容摘要

随着纳米技术的发展,以及IC设计和制造业技术的快速发展,高密度、高速、ASIC、SOC等新型芯片的不断涌现。基于传统的探针测试已经不能满足测试新的发展需求,严重影响了PCB板的生产成本。迫于形势在这种情况下边界扫描技术应运而生,芯片边界扫描测试技术为集成电路的可测性设计提供了一个体系结构和测试接口。利用边界扫描测试技术可以测试芯片或PCB的逻辑功能以及相互间的连接故障问题,已经成为数字系统可观性与可测性设计的主流。但是现在还有非完全边界扫描电路的广泛存在,以及有IC之间或PCB之间互联等问题,解决这些问题的一个捷径就是把扫描路径法扩展到整个板级或系统级。本文就是针对这两个关键问题进行板级内建自测试系统的研究,提高边界扫描测试技术的实用性。本设计采用可编程片上系统(SOPC)技术,提供灵活方便高效的片上系统解决方案,搭建基于Nios II内核的边界扫描测试系统平台,实现将测试方案转换为符合1149.1标准的测试信号的功能,可以测试符合IEEE 1149.1标准的器件、电路板及系统。最后,利用芯片本身具备的边界扫描控制器和接口,以及针对被测目标的测试算法(包括对芯片BSDL的解析和测试程序),组建了边界扫描测试系统,实现了对各被测链路的器件识别、边界扫描链路测试、内测试以及电路板级互连线测试等功能(开路和短路故障测试)。本文首先讨论了课题的提出背景及意义,以及边界扫描技术的发展现状、趋势,同时简要介绍了边界扫描测试原理;然后重点阐述了板级内建自测试的测试控制器的设计方法及测试算法等应用程序的开发思路,以及边界扫描测试系统的组建方法,实际测试结果和数据;最后进行了全文总结,并提出了一些设计上的改进愚见。

全文目录

摘要  4-5
ABSTRACT  5-9
第一章绪论  9-15
  1.1 课题的背景及意义  9-12
    1.1.1 当前大规模集成电路测试的出路  9-10
    1.1.2 边界扫描测试和内建自测试特点概述  10-11
    1.1.3 基于Nios II 内核的板极BIST 系统设计简介  11
    1.1.4 基于Nios II 内核的板级BIST 技术的意义  11-12
  1.2 国内外集成电路测试的现状和趋势  12-14
    1.2.1 集成电路测试标准的发展状况  12
    1.2.2 集成电路测试的现状分析  12-13
    1.2.3 集成电路测试的应用趋势  13-14
  1.3 主要研究内容  14-15
第二章电路板级内建自测试技术研究  15-29
  2.1 边界扫描测试技术原理解析  15-23
    2.1.1 边界扫描测试技术基本原理  15-16
    2.1.2 边界扫描测试的基本结构  16-20
    2.1.3 边界扫描描述语言  20-21
    2.1.4 边界扫描测试流程解析  21-23
  2.2 板极测试技术研究  23-29
    2.2.1 电路板故障及模型  23
    2.2.2 板极互连测试分析  23-27
    2.2.3 板级内建自测试技术原理  27-29
第三章基于Nios II 边界扫描测试的硬件设计  29-46
  3.1 测试平台总体设计方案  29-31
    3.1.1 技术要求  29
    3.1.2 边界扫描测试平台的设计思想  29-30
    3.1.3 基于SOPC 的边界扫描测试硬件总体结构  30-31
  3.2 基于Avalon 总线的边界扫描测试IP 核模块设计  31-42
    3.2.1 IP 核总体结构设计  31-32
    3.2.2 寄存器及总线读写模块  32-33
    3.2.3 主控逻辑模块  33-36
    3.2.4 TMS 生成模块  36-37
    3.2.5 TDI 与TDO 生成模块  37-39
    3.2.6 总体实现及验证  39-42
  3.3 Avalon 从外设LCD 液晶模块驱动设计  42-46
    3.3.1 LCD 液晶模块驱动设计方案选择  42-43
    3.3.2 LCD 显示底层驱动设计  43-46
第四章系统软件设计  46-55
  4.1 系统软件开发流程  46-47
  4.2 控制流程设计  47-49
  4.3 测试算法设计  49-55
    4.3.1 开路测试算法  49-51
    4.3.2 短路测试算法  51-53
    4.3.3 显示程序设计的相关处理  53-55
第五章测试系统验证  55-64
  5.1 测试系统构成与测试流程  55-57
    5.1.1 测试系统的构成  55-56
    5.1.2 测试流程  56-57
  5.2 测试系统验证过程  57-64
    5.2.1 器件识别测试  58-59
    5.2.2 开路测试  59-61
    5.2.3 短路测试  61-63
    5.2.4 功能测试  63-64
第六章结束语  64-66
致谢  66-67
参考文献  67-69
附录  69-70
攻读硕士学位期间的研究成果  70-71

基于NiosⅡ内核的板级BIST测控技术研究

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