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基于多比特位每级的高速高精度流水线ADC设计

作　者: 贺杰
导　师: 李广军
学　校: 电子科技大学
专　业: 通信与信息系统
关键词: 模数转换器多比特位每级流水线
分类号: TN792
类　型: 硕士论文
年　份: 2011年
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内容摘要

模数转换器(ADC)是联系现实模拟世界和数字技术的桥梁,ADC对通信、航天航空、医疗、仪器仪表等电子设备都起着非常关键的作用。CMOS制造工艺向深亚微米发展,晶体管尺寸不断变小,使得数字芯片的集成度和运算能力不断增强。但是对于模拟集成电路,变低的电源电压和变大的晶体管阈值电压反而增加了电路设计难度。模数转换器往往是系统的瓶颈,限制了整个系统的速度和精度。流水线型结构是高速高精度ADC的主流选择,流水线ADC的精度很容易受内部电路特性的影响,对电路的设计提出了高要求。多数流水线ADC采用单比特每级的结构形式,或者是首级多比特后续每级单比特的结构形式,因而有流水线级数过多,功耗和面积过大的缺点。针对这些缺陷,本论文采用多比特位每级结构,设计高速高精度的流水线ADC,研究成果如下:1.减少了流水级数量,相对1.5位每级结构需要11级流水,多比特位每级结构只需要4级流水。2.低电源电压下的高速高精度流水线ADC。在1.5V的低电源电压下,ADC具有12位分辨率、200MSPS的采样率。输入正弦测试信号,量化数字输出的有效位数达10.8位。3.较小的芯片面积与功耗。芯片面积为4.0×4.0mm~2,功耗约为400毫瓦。4.设计高增益高带宽的运算放大器,开环直流增益为94.54dB,相位裕度48.6o时的单位增益带宽为4.94GHz。在MDAC的开关电容电路中应用,快速完成高精度残差信号的建立。相对于市场主流ADC的电源电压为1.8V或者更高,本次设计的ADC有更低的电源电压,为1.5V。多数高性能ADC的功耗在1W以上,本次设计的ADC有相对较小的功耗。在Cadence IC51/61设计环境,0.13μm标准CMOS工艺下完成电路设计,仿真测试通过后,做版图设计并提交流片,达到预期目标。

全文目录

摘要  4-5
ABSTRACT  5-15
第一章引言  15-19
  1.1 ADC 的现实意义及研究背景  15-16
  1.2 ADC 的发展现状及趋势  16-18
  1.3 论文内容及组织结构  18-19
第二章 ADC 的性能指标与几种常见结构  19-32
  2.1 理想ADC 与固有量化误差  19-20
  2.2 ADC 的静态指标和动态指标  20-27
    2.2.1 失调误差  20-21
    2.2.2 增益误差  21
    2.2.3 微分非线性  21-22
    2.2.4 积分非线性与绝对误差  22-23
    2.2.5 孔径误差  23-24
    2.2.6 信噪比  24-25
    2.2.7 信号噪声失真比  25
    2.2.8 有效位数  25-26
    2.2.9 动态范围与无杂散动态范围  26-27
  2.3 几种不同结构的ADC 概述  27-31
    2.3.1 高速低精度的Flash ADC  27-28
    2.3.2 Semi-Flash ADC  28-29
    2.3.3 低速高精度的SAR ADC  29-30
    2.3.4 高速高精度的Pipelined ADC  30-31
  2.4 本章小结  31-32
第三章高速高精度流水线ADC 的总体方案设计  32-48
  3.1 Pipelined ADC 的单级内部结构与信号链分析  32-37
  3.2 冗余量程与数字矫正  37-38
  3.3 1.5 位每级的信号传输及对电路的性能要求  38-42
  3.4 3.5 位每级的信号传输及对电路的性能要求  42-43
  3.5 流水线ADC 的子级分辨率划分  43-44
  3.6 多比特位每级的流水线ADC 的行为模型与误差分析  44-47
    3.6.1 流水线ADC 的行为模型  44-45
    3.6.2 考虑关键因素时流水线ADC 的误差模型  45-46
    3.6.3 速度与精度的分析及对应电路指标  46-47
  3.7 本章小结  47-48
第四章高增益高带宽运算放大器设计与仿真  48-61
  4.1 运放结构的对比分析与选择  48-53
    4.1.1 套筒式运放  48-49
    4.1.2 两级运放  49-51
    4.1.3 带增益增强运放的折叠式共源共栅运放  51-53
  4.2 跨导式运算放大器的电路设计与仿真  53-57
    4.2.1 折叠式共源共栅主运放的设计与仿真  53-54
    4.2.2 PMOS 端增益增强运放GEP 的设计与仿真  54-56
    4.2.3 NMOS 端增益增强运放GEN 的设计与仿真  56-57
  4.3 偏置电路与共模反馈电路  57-59
  4.4 高增益高带宽运放测试  59-60
  4.5 本章小结  60-61
第五章高速高精度流水线ADC 的系统实现与性能仿真  61-83
  5.1 高速高精度ADC 的系统原理图  61-63
  5.2 两相不交叠的200MHz 时钟与仿真  63-67
    5.2.1 系统要求的四路时钟信号  63-64
    5.2.2 基于RS 触发器的两相不交叠时钟  64-66
    5.2.3 电路设计与仿真  66-67
  5.3 采样开关和采样保持电路  67-73
    5.3.1 MOS 开关  68-71
    5.3.2 自举开关  71-73
    5.3.3 开关性能的仿真测试  73
  5.4 分辨率为4 的sub-ADC 设计  73-76
  5.5 MDAC 的设计与仿真  76-80
    5.5.1 开关电容电路原理与电荷注入  76-77
    5.5.2 实现减法操作的控制电路  77-79
    5.5.3 MDAC 电路设计与阶跃信号建立测试  79-80
  5.6 系统仿真与版图  80-82
  5.7 本章小结  82-83
第六章结论与展望  83-85
  6.1 结论  83-84
  6.2 展望  84-85
致谢  85-86
参考文献  86-88
个人简历、攻读硕士学位期间的研究成果  88-89

基于多比特位每级的高速高精度流水线ADC设计

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