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高速串行RapidIO中CDR的关键电路设计

作　者: 史妮妮
导　师: 孙永节
学　校: 国防科学技术大学
专　业: 软件工程
关键词: 时钟数据恢复多相时钟相位选择相位插值多重相位数据采样 VCO RapidIO
分类号: TN919.5
类　型: 硕士论文
年　份: 2010年
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内容摘要

在高速串行RapidIO数据通信中,作为一种基于可靠性的开放式互连协议标准,RapidIO以其高效率、高稳定性、低系统成本的特点,为通信系统各器件间提供了高带宽、低延时数据传输的解决方案。由于时钟抖动、偏斜、队列间同步以及串扰噪声等各种非理想因素的影响,同时考虑到硬件开销,一般只传送数据信号而不传送与数据信号同步的时钟信号。为了保证接受端的数据同步问题,采用了时钟数据恢复电路(CDR)技术。本文在对RapidIO互联规范理解的基础上,根据RapidIO互连规范对CDR的性能要求,在0.13um CMOS工艺下设计实现了面向RapidIO应用的CDR关键电路。本文的主要工作以及创新之处包括以下几方面:1.通过对CDR的几种实现结构的研究和比较,以及考虑到设计中的速度、抖动性和稳定性的最大设计限度,本文采用了基于锁相环结构的CDR,结合相位选择插值技术和多重相位技术来实现时钟数据的恢复。2.考虑到环路的稳定性和速度,对鉴相器和电荷泵进行了设计改进,使鉴相器的死区和一般电荷泵的非理想特性得到很好解决,并通过Hspice模拟验证。3.对多相时钟产生机制的深入研究,设计了基于单端环形结构的振荡器,将3级结构和5级结构的VCO进行环路嵌套,实现八相等相位差的时钟信号,相邻两相相位差为π/4。4.遵循高速数模混合电路版图设计准则,完成了CDR核心模块的版图实现。电路的模拟结果显示该设计实现的CDR满足了串行RapidIO互连规范的传输要求。

全文目录

摘要  10-11
ABSTRACT  11-12
第一章绪论  12-16
  1.1 课题研究背景  12-13
  1.2 国内外相关研究  13-14
  1.3 课题主要工作  14-15
  1.4 课题研究成果  15
  1.5 本文的结构  15-16
第二章 RapidIO 互连规范的概述  16-31
  2.1 RapidIO 互连总线的发展历程  17-19
  2.2 RapidIO 互连规范  19-25
    2.2.1 逻辑层规范  20
    2.2.2 传输层规范  20-21
    2.2.3 物理层规范  21-25
  2.3 RapidIO 的电气规范  25-29
    2.3.1 误码率  26-27
    2.3.2 接受器的时钟规范  27-29
  2.4 小结  29-31
第三章时钟恢复电路的原理和模型  31-48
  3.1 时钟恢复电路的实现结构  31-35
    3.1.1 基于锁相环（PLL-based）的CDR 结构  32
    3.1.2 基于过采样（Oversampling ）的CDR 结构[18] [19]  32-33
    3.1.3 基于相位插值(Phase Interpolator-based)的CDR 结构  33-34
    3.1.4 基于延迟环（DLL-based）的CDR 结构  34-35
  3.2 时钟恢复电路的基本原理  35-40
    3.2.1 多相时钟产生机制  36-37
    3.2.2 多重相位数据采样技术  37-39
    3.2.3 相位选择插值原理  39-40
  3.3 时钟恢复电路的系统参数  40-47
    3.3.1 CDR 的线性模型  40-42
    3.3.2 抖动性  42-44
    3.3.3 相位噪声  44-46
    3.3.4 CDR 环路的参数分析  46-47
  3.4 小结  47-48
第四章时钟恢复电路的电路设计  48-73
  4.1 鉴频鉴相器的设计  48-54
    4.1.1 鉴相器的数学模型  49
    4.1.2 鉴相器的设计指标  49-52
    4.1.3 鉴频鉴相器的电路设计  52-54
  4.2 电荷泵的设计  54-61
    4.2.1 电荷泵的非理想性分析  54-57
    4.2.2 电荷泵的几种结构比较  57-58
    4.2.3 电荷泵的电路设计  58-61
  4.3 低通滤波器的设计  61-62
  4.4 压控振荡器的设计  62-66
    4.4.1 环形压控振荡器的结构比较  62-63
    4.4.2 压控振荡器的电路设计  63-66
  4.5 相位选择插值电路的设计  66-70
  4.6 数据采样电路设计  70-72
  4.7 小结  72-73
第五章电路仿真与版图设计  73-85
  5.1 核心模块的模拟验证与分析  73-82
    5.1.1 鉴频鉴相器的模拟验证  73-74
    5.1.2 电荷泵的模拟验证  74-76
    5.1.3 压控振荡器的模拟验证  76-78
    5.1.4 相位选择插值电路的模拟验证  78-81
    5.1.5 数据采样电路的模拟验证  81-82
  5.2 版图设计  82-84
  5.3 小结  84-85
第六章结束语  85-87
  6.1 工作总结  85
  6.2 未来工作展望  85-87
致谢  87-88
参考文献  88-91
作者在学期间取得的学术成果  91

高速串行RapidIO中CDR的关键电路设计

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