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NUCSoC芯片的物理设计

作　者: 张志
导　师: 桑红石
学　校: 华中科技大学
专　业: 模式识别与智能系统
关键词: 物理设计布局规划时钟树综合物理验证
分类号: TN47
类　型: 硕士论文
年　份: 2011年
下　载: 19次
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内容摘要

集成电路物理设计就是将综合后的门级网表转换为具有实际走线的版图,是芯片电路设计与芯片制造的桥梁,它不仅关系到集成电路的功能正确与否,还关系到集成电路的性能和成本,集成电路的物理设计环节包括:逻辑综合、布局规划、时钟树综合、布线规划、物理验证。本文针对NUCSoC芯片,在分析研究传统物理设计流程基础上,采用了一种功耗低、时序收敛的高性能版图的设计方法。首先,根据NUCSoC芯片的结构框图分析各时钟域时序,进行物理综合;其次,完成数据准备、布局规划、时钟树综合、布线规划的NUCSoC芯片布局布线设计;最后,将布局布线规划后的版图进行时序验证、功耗验证、版图布局合理性验证、DRC验证和LVS验证。在功耗优化上,首先明确功耗优化目标,然后对各个阶段影响功耗的因素进行分析优化,具体包括:布局规划阶段中的调整PAD、硬宏单元、标准单元的物理位置、规划电源网络,时钟树综合阶段的插入不同尺寸的时钟缓冲器和布线规划阶段的设置串扰参数,采用此种方法功耗降低了10.92%。在时序优化上,首先明确时序优化目标,然后对各个阶段影响时序的因素进行分析优化,具体包括:时钟树综合阶段和布线规划阶段的插入时钟缓冲器、优化器件尺寸,最终实现NUCSoC芯片的建立时间、保持时间、最大扇出、过渡时间、负载电容满足设计要求,采用此种方法时序收敛有6%的余量。使用ATE设备对流片回来的芯片进行测试,时钟频率达到100MHz,内核功耗为199mW,芯片功耗为255mW,等效逻辑门为457k,面积为2.4mm×3.58mm,对于640×480×14比特的图像可以达到100帧每秒的数据通过率,满足实时应用的要求,测试结果表明上述方法的有效性。

全文目录

摘要  4-5
Abstract  5-8
1 绪论  8-13
  1.1 集成电路设计概述  8-10
  1.2 集成电路发展带来的挑战  10-11
  1.3 本文研究的主要内容  11-12
  1.4 论文结构安排  12-13
2 NUCSoC 芯片时序约束与物理综  13-23
  2.1 时序约束一般方法  13-14
  2.2 NUCSoC 芯片时序约束  14-21
  2.3 NUCSoC 芯片物理综合流程  21-22
  2.4 小结  22-23
3 NUCSoC 芯片布局布线设计  23-55
  3.1 数据准备  24-26
  3.2 预布局  26-32
  3.3 功耗优化  32-42
  3.4 时序优化  42-54
  3.5 小结  54-55
4 NUCSoC 芯片物理验证  55-67
  4.1 时序验证  55-56
  4.2 功耗验证  56
  4.3 版图布局合理性验证  56-60
  4.4 DRC 验证  60-64
  4.5 LVS 验证  64-66
  4.6 小结  66-67
5 总结与展望  67-68
  5.1 总结  67
  5.2 展望  67-68
致谢  68-69
参考文献  69-72
附录1 攻读硕士期间发表的论文  72

NUCSoC芯片的物理设计

内容摘要

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