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半导体芯片的静电防护电路及其失效分析

作　者: 王潇
导　师: 姚素英；李日鑫
学　校: 天津大学
专　业: 电子与通信工程
关键词: 静电放电放电敏感器件静电放电模型静电放电防护区失效分析失效分析技术 ESD失效分析
分类号: TN407
类　型: 硕士论文
年　份: 2009年
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内容摘要

静电放电(简写为ESD)是集成电路(简写为IC)在制造、运输、以及使用过程中经常发生并导致IC芯片损坏或失效的重要原因之一。工业调查表明大约有40%的IC失效与ESD/EOS(过强的电应力)有关。因此,为了获得性能更好更可靠的IC芯片,对ESD开展专门研究并找到控制方法是十分必要的。随着芯片尺寸的持续缩小,ESD问题表现得更加突出,己成为新一代集成电路芯片在制造和应用过程中需要重视并着力解决的一个重要问题。作为改进ESD防护设计过程中的重要环节,失效分析技术在提高集成电路的可靠性方面具有重要作用。随着现代集成电路集成度的不断提高,失效分析的难度越来越大,必须要有更加先进准确的设备和技术,配合合理的失效分析步骤,才能提高分析的成功率。本论文中从介绍电子工业中静电放电的四种主要试验模型:人体模型、机械模型、器件充电模型和电场感应模型入手,详细论述了片内ESD保护结构中常用的器件、片上ESD保护结构的设计、版图的设计以及ESD工艺的相关性及其设计策略,还提出了静电放电保护区的设计思想和发展趋势,并且借助EDX、SEM、SAM、Light-emission等分析手段,观察总结了集成电路的常见ESD失效机理和失效模式,并以实际案例辅助说明,找出最佳的ESD失效分析方案,从而为进一步探索与完善IC制造工艺中ESD综合防治对策奠定技术基础。

半导体芯片的静电防护电路及其失效分析

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