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亚微米和深亚微米IC中的ESD保护结构研究

作　者: 古妮娜
导　师: 郝跃
学　校: 西安电子科技大学
专　业: 微电子学与固体电子学
关键词: 静电放电传输诊测测试模式箝位电路
分类号: TN407
类　型: 硕士论文
年　份: 2007年
下　载: 54次
引　用: 1次
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内容摘要

ESD(静电放电)引起IC(集成电路)产品失效已占到IC产品失效的40%,它已成为影响集成电路可靠性的一项重要因素。因此,要使芯片具有高的质量和可靠性就必须解决ESD问题。随着CMOS IC特征尺寸的不断减小,工艺技术的不断发展以及新材料的引入都可能对ESD防护产生负面影响。为实施对芯片的ESD保护,芯片的每一个管脚旁边都需要放置防护电路。ESD防护电路在芯片正常工作时是不开启的,只有当该芯片受到ESD冲击时才进入工作状态。本文在对ESD产生机理、物理模型以及GGNMOS保护结构的分析基础上,通过仿真取值,设计出一种针对芯片I/O管脚的栅极耦合MOS保护结构和版图；另外,针对VDD-VSS和Pin-Pin两种模式放电造成的内部电路静电损伤情况,本文设计了一种由传输诊测电路控制的STFOD保护结构和版图,该结构具有触发时间快且占用芯片面积较小的特点,能够在芯片中充当有效的静电释放通道。最后本文根据本芯片的各个PAD性质和分布设计了一个全芯片的保护方案,并对版图设计过程中的一些重要影响因素进行了讨论。本文的主要工作是对一款0.35μm工艺制造的A/D芯片进行片上ESD防护设计。由于该A／D芯片第一次流片后的静电耐压能力只有1kV,未达到商用2kV标准。本文在此基础上作了一定的改进,设计出新的保护结构和版图,不仅使芯片通过了HBM ESD的2kV测试,也将对以后的ESD防护研究起到一定的指导意义。

全文目录

摘要  3-4
Abstract  4-5
目录  5-7
第一章绪论  7-13
  1.1 研究背景  7
  1.2 静电现象及其危害  7-8
  1.3 静电放电(ESD)的失效类型  8-10
    1.3.1 突发性永久失效  9-10
    1.3.2 潜在性缓慢失效  10
  1.4 研究现状  10-11
  1.5 本文的目的和结构  11-13
第二章 ESD失效模式与测试方法  13-25
  2.1 ESD失效模型和失效特点  13-19
    2.1.1 人体模型(HBM)  13-15
    2.1.2 机器模型(MM)  15-16
    2.1.3 器件充电模型(CDM)  16-18
    2.1.4 电场感应模型(FIM)  18-19
    2.1.5 静电失效的特点  19
  2.2 静电等级测试组合  19-22
    2.2.1 I/O管脚的静电放电测试  19-20
    2.2.2 管脚对管脚(Pin-Pin)的静电放电测试  20-21
    2.2.3 V_(DD)-V_(SS)静电放电测试  21
    2.2.4 Analog Pin的静电放电测试  21-22
  2.3 失效测试  22-23
    2.3.1 静电放电测试方式  22
    2.3.2 静电放电失效判断  22-23
  2.4 静电放电测试结果的判读  23
  2.5 本章小结  23-25
第三章亚微米和深亚微米CMOS IC中的ESD防护技术  25-45
  3.1 ESD器件保护策略  25-31
    3.1.1 单向保护策略  25-26
    3.1.2 双向ESD保护策略  26-29
    3.1.3 多模式合一的ESD综合保护策略  29-31
  3.2 ESD防护的电路解决方案  31-37
    3.2.1 常用ESD防护器件特性及其机理  31-37
  3.3 芯片I/O管脚的静电放电保护  37-43
    3.3.1 设计ESD防护电路的基本思想  37-38
    3.3.2 芯片I/O管脚的静电放电保护结构的要求及其实现  38-43
  3.4 本章小结  43-45
第四章 CMOS集成电路的全芯片ESD防护  45-59
  4.1 电源到地之间的传输诊测防护结构  45-56
    4.1.1 传输诊测实现电路  47-49
    4.1.2 基于诊测电路的衬底触发的场氧器件(STFOD)箝位电路  49-54
    4.1.3 多电源/地Pin脚的ESD设计  54-56
  4.2 全芯片的ESD保护电路架构  56-57
  4.3 本章小结  57-59
第五章 ESD防护设计的工艺考虑和版图设计  59-71
  5.1 深亚微米工艺方法解决ESD问题  59-62
    5.1.1 ESD-Implant解决LDD结构带来的ESD耐压降低问题  59-61
    5.1.2 SAB工艺解决Silicide造成器件ESD能力下降的问题  61-62
  5.2 版图设计  62-66
    5.2.1 电阻版图的实现  63-64
    5.2.2 电容的版图实现  64
    5.2.3 版图设计中其它需要考虑的影响因素  64-66
  5.3 芯片的版图  66-69
  5.4 本章小结  69-71
第六章总结和展望  71-73
  6.1 总结  71-72
  6.2 展望  72-73
致谢  73-74
参考文献  74-78
研究成果  78-79
附录  79-81

亚微米和深亚微米IC中的ESD保护结构研究

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