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基于IPSec协议的安全协处理器设计

作　者: 秋小强
导　师: 郝跃
学　校: 西安电子科技大学
专　业: 微电子学与固体电子学
关键词: IP安全有限域 AES SHA-1 硬件优化
分类号: TP393.08
类　型: 硕士论文
年　份: 2008年
下　载: 11次
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内容摘要

IPSec可以有效地解决网络通信地安全问题,防止非法入侵和攻击。但随着网络传输速率不断提高,用传统的软件方式实现IPSec的安全功能会使系统的负载和资源占用率增加,无法满足速度上的要求。针对这一问题,本文在对国内外IPSec安全产品进行分析研究的基础上,提出了芯片级的IPSec安全协议实现方案--IPSec安全协处理器。主要的研究工作如下:1.对IPSec的安全体系进行了深入分析,重点研究了IPSec的两个安全通信协议,以及对进入、外出数据包的流程处理。在此基础上,设计了基于网卡的IPSec安全协处理器的整体结构以及基于FPGA的设计验证方案。2.重点研究了网络传输中加密算法和消息认证算法的硬件实现方法。通过对加密算法和消息认证算法的深入分析和研究,提出了这两种算法的优化实现方案。在FPGA芯片上进行了综合仿真验证,给出了仿真综合的实验结果,证明了设计的正确性和合理性。文章最后对论文的工作进行了总结并指出了今后进一步的研究方向。

全文目录

摘要  5-6
Abstract  6-9
第一章绪论  9-13
  1.1 网络安全现状和IPSEC 协议的出现  9
  1.2 IPSEC 安全协处理器设计的研究方法  9-10
  1.3 国内外研究现状  10-11
  1.4 论文的研究内容和章节安排  11-13
第二章 IPSEC 安全体系及协处理器体系设计  13-27
  2.1 IPSEC 安全体系  13-16
  2.2 IPSEC 数据包的处理流程  16-20
    2.2.1 外出数据包的处理流程  16-18
    2.2.2 进入数据包的处理流程  18-20
  2.3 IPSEC 安全协处理器体系结构  20-23
    2.3.1 安全网卡  20-21
    2.3.2 IPSec 安全协议的功能模块  21-22
    2.3.3 IPSec 安全协处理器结构  22-23
  2.4 IPSEC 安全协处理器的FPGA 实现方案  23-26
    2.4.1 FPGA 开发流程  24
    2.4.2 FPGA 设计语言和工具  24-25
    2.4.3 FPGA 验证平台  25-26
  2.5 本章小结  26-27
第三章有限域理论及AES 算法  27-31
  3.1 有限域的相关理论  27-29
    3.1.1 群和域的概念  27-28
    3.1.2 素数域GF（p）及其相关运算  28
    3.1.3 特征为2 的域GF（2~m ）及其表示  28-29
    3.1.4 GF(2~m )中的元素在多项式基表示下的运算  29
  3.2 基于有限域的AES 加密算法  29-30
  3.3 本章小结  30-31
第四章 AES 加密算法的高速硬件实现  31-41
  4.1 AES 加密算法原理  31-36
    4.1.1 算法加解密步骤  31-35
    4.1.2 密钥扩展步骤  35-36
  4.2 算法的硬件优化设计  36-39
    4.2.1 流水线设计和密钥扩展  36-37
    4.2.2 T 盒设计  37
    4.2.3 T 盒分级地址译码  37-39
  4.3 仿真验证  39-40
  4.4 本章小结  40-41
第五章身份和消息认证算法的硬件实现  41-51
  5.1 单向散列函数  41-42
  5.2 消息认证码  42
  5.3 SHA-1 算法  42-46
  5.4 SHA-1 的优化硬件设计  46-49
    5.4.1 算法分析  46
    5.4.2 硬件优化实现的新结构  46-48
    5.4.3 实现结果  48-49
  5.5 本章小结  49-51
第六章结束语  51-53
致谢  53-55
参考文献  55-59
作者攻读硕士期间的研究成果和参加的科研项目  59-61
附录A AES 算法代码  61-87
附录B SHA－1 算法代码  87-93
附录C AES 和SHA-1 算法说明  93-95
APPENDIX A: SHA-1 EXAMPLES  95-99

基于IPSec协议的安全协处理器设计

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