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IPSec安全芯片的设计与实现

作　者: 孙黎
导　师: 慕德俊
学　校: 西北工业大学
专　业: 控制科学与工程
关键词: IP安全现场可编程门阵列 SHA-2 散列消息认证码硬件优化
分类号: TN492
类　型: 硕士论文
年　份: 2007年
下　载: 157次
引　用: 5次
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内容摘要

IPSec(Internet Protocol Security)可以有效的解决网络通信的安全问题，防止非法入侵和攻击。随着网络传输速率不断提高，用传统的软件方式实现IPSec的各项安全功能会使系统的负荷和资源占用率增加，不能满足速度上的要求；虽然目前已有不少IPSec的硬件实现，但是并没有综合考虑速度(吞吐量)、最大工作频率、面积、功率消耗等性能指标的要求。针对这些问题，本文研究了芯片级的IPSec实现方案即IPSec安全芯片。第一，论文对IPSec的安全体系进行深入分析，重点研究了IPSec的两个安全通信协议，以及对进入、外出数据包的处理流程。在此基础上。分析了工作模式和安全协议的改进，研究了新的IPSec体系模型，它可以适应用户不同的安全需求和安全参数的变化。设计了基于网卡应用的IPSec安全芯片的整体结构，以及基于FPGA技术的设计验证方案。第二，论文重点研究了网络传输中消息和身份完整性认证的硬件实现方法。对IPSec支持的单向散列函数SHA-2从扩大消息分组长度、安全散列值计算、变换原始逻辑函数和变换压缩函数逻辑结构进行了改进，改进的SHA-2算法比原算法具有更高的安全性和运算效率，显著提高了IPSec协议的安全强度。同时在单芯片上采用优化操作树、查找表存储常数、缩短关键路径等方法设计实现了SHA-384和SHA-512算法，不仅节省了硬件资源，还满足了不同的安全需求。在Altera EP20K200EFC484-2x芯片上进行了综合仿真验证，给出了综合、仿真的试验结果，证明了设计的正确性和合理性。可以达到的最大处理速度为469.69Mbps，满足了百兆网卡的要求。并且设计实现了与之对应的散列消息认证码HMAC-SHA-35，给出了仿真验证的结果，其最小处理速度为252.48Mbps，在取IP包的最大长度时，处理速度可达到503.98Mbps。第三，论文在现有散列算法硬件实现优化方法的基础上，综合考虑各个性能指标，分析研究了展开并行化与流水线操作结合、降低数据宽度、输出模块优化和高效加法器PC四种新的优化方法。

全文目录

摘要  4-5
ABSTRACT  5-8
第一章绪论  8-12
  1.1 网络安全及其现状  8-9
  1.2 IPSec安全芯片的项目背景  9-10
  1.3 国内外研究发展动态  10-11
  1.4 论文的研究内容和章节安排  11-12
第二章 IPSec安全芯片的结构设计  12-31
  2.1 IPSec安全体系  12-19
    2.1.1 认证头协议(AH)  14-15
    2.1.2 封装安全载荷协议(ESP)  15-16
    2.1.3 数据包的处理流程  16-19
  2.2 IPSec安全协议与模式的改进  19-23
    2.2.1 工作模式的简化  19-20
    2.2.2 安全协议的简化  20-21
    2.2.3 IPSec协议安全性能的改进  21
    2.2.4 改进后的 IPSec体系模型  21-23
  2.3 IPSec安全芯片  23-28
    2.3.1 安全网卡  24-25
    2.3.2 IPSec安全芯片的功能模型  25-26
    2.3.3 IPSec安全芯片的整体结构  26-28
  2.4 IPSec安全芯片的 FPGA实现方案  28-31
    2.4.1 FPGA开发流程  28-29
    2.4.2 FPGA的设计语言和工具  29
    2.4.3 FPGA的验证方案  29-31
第三章身份和消息认证算法与处理流程  31-41
  3.1 单向散列函数  31-32
  3.2 消息认证码  32
  3.3 SHA-2算法  32-36
  3.4 对SHA-2算法的改进  36-38
    3.4.1 扩大消息分组长度  36
    3.4.2 安全散列值计算  36-37
    3.4.3 变换原始逻辑函数  37-38
    3.4.4 变换压缩函数逻辑结构  38
  3.5 密钥散列函数HMAC  38-41
第四章 HMAC-SHA-35算法的FPGA实现  41-56
  4.1 SHA-35算法的FPGA实现  41-50
    4.1.1 I/O端口  41
    4.1.2 具体实现  41-47
    4.1.3 综合、仿真、验证  47-50
    4.1.4 性能分析  50
  4.2 HMAC-SHA-35的FPGA实现  50-56
    4.2.1 整体结构  50-52
    4.2.2 I/O端口  52
    4.2.3 综合、仿真、验证  52-56
第五章散列算法硬件实现优化研究  56-69
  5.1 现有优化方法  56
  5.2 优化方法之一:展开并行化与流水线操作结合  56-61
  5.3 优化方法之二:降低数据宽度  61-64
  5.4 优化方法之三:输出模块优化  64-66
  5.5 优化方法之四:高效加法器 PC  66-69
第六章总结与展望  69-70
参考文献  70-74
硕士论文研究期间所发表的论文  74-75
致谢  75-76

IPSec安全芯片的设计与实现

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