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基于VMM的SoC验证环境的研究与实现

作　者: 郑国良
导　师: 田日才
学　校: 哈尔滨工业大学
专　业: 电子与通信工程
关键词: VMM SystemVerilog 带约束的随机激励覆盖率驱动验证
分类号: TN47
类　型: 硕士论文
年　份: 2011年
下　载: 143次
引　用: 1次
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内容摘要

目前,随着SoC芯片规模及功能的快速增长,传统的验证技术已经不能满足项目进度的需求。在整个项目的开发过程中,验证周期一直在持续增长,同时,对验证资源的投入也越来越多,因此,验证已经成为了项目进度的关键路径。巨大的验证压力,使得验证工程师们必须要突破传统的验证方法,开发越来越先进的验证技术来缩短项目开发时间。SystemVerilog已经成为验证复杂数字逻辑的优秀硬件验证语言。构建于SystemVerilog之上的Verification Methodology Manual (VMM)提供了验证方法的指导以及一系列标准的类库和VMM应用包(VMM Applications),这些要素使得验证环境结构更加简洁和标准化。基于VMM提供的方法、类库和VMM Applications,能方便、快捷搭建出可重用的验证环境,使得验证效率有很大提高。本文研究和实现的是一种基于VMM构建的可重用的验证环境,这种验证环境具有很好的结构性和重用性,缩短了搭建验证平台的时间,并能支持约束随机验证、自动比对和功能覆盖率驱动等功能,提高了验证的全面性和效率,加快了项目的开发进程。本文对VMM的源码进行了深入的分析,探讨了仿真时VMM内部的调用机制,并在此基础上,实现了带约束的随机激励的生成、定向激励的生成、覆盖率的统计和DUT输出数据的实时比对等自动化功能。同时,本验证环境支持功能覆盖点的随时添加、自动比对机制按照验证需求进行定制和带约束的随机测试向量的约束条件的更改等功能,使得验证环境的可重用性和灵活性达到了最大化。另外,本文采用了事务级的建模方法,使得验证环境的抽象层次提高,使验证从信号级抽象到了事务级,并通过抽象将低层次的一些细节隐藏起来,运行不同的测试用例,只需要修改测试场景和约束条件。本文实现的系统级验证平台已经成功应用于一多媒体终端芯片的的功能验证中,最终的验证结果和覆盖率均达到了预期的目标,在整个验证过程中充分体现出了使用VMM验证方法学的优势。

全文目录

摘要  4-5
Abstract  5-9
第1章绪论  9-15
  1.1 课题背景及研究的目的和意义  9-11
  1.2 国内外研究现状分析  11-13
  1.3 课题研究的主要内容  13-14
  1.4 本文的内容安排  14-15
第2章 VMM 验证方法学简介及其源码分析  15-25
  2.1 VMM 验证方法学简介  15-17
  2.2 VMM_NOTIFY 类源码分析  17-19
  2.3 VMM_DATA 类源码分析  19-20
  2.4 VMM_XACTOR 类源码分析  20-21
  2.5 VMM_ENV 类源码分析  21-24
  2.6 本章小结  24-25
第3章待验证芯片验证规划  25-36
  3.1 待验证芯片介绍  25-27
  3.2 验证方法介绍  27-30
    3.2.1 单元验证  27-28
    3.2.2 集成验证  28-29
    3.2.3 系统验证  29
    3.2.4 FPGA 原型验证  29
    3.2.5 后仿真验证  29-30
  3.3 芯片系统级验证方案分析  30-31
  3.4 芯片系统级的验证流程  31-32
  3.5 基于风险的验证  32-35
  3.6 本章小结  35-36
第4章验证环境的实现与应用  36-60
  4.1 验证环境的总体架构  36
  4.2 验证平台各组件实现  36-52
    4.2.1 信号层  37
    4.2.2 命令层和功能层  37-47
    4.2.3 场景层  47-50
    4.2.4 测试层  50-52
  4.3 回调机制在验证平台中的应用  52-55
    4.3.1 Callback 的实现方法  52-53
    4.3.2 利用回调插入异常  53
    4.3.3 利用回调进行针对覆盖率的验证  53-55
  4.4 各组件在验证环境中的集成和应用  55-56
  4.5 验证环境的运行结果分析  56-59
  4.6 本章小结  59-60
结论  60-61
参考文献  61-65
致谢  65

基于VMM的SoC验证环境的研究与实现

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