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BCH编解码器在NAND Flash主控中的研究与优化实现

作　者: 毛旭富
导　师: 周玉洁
学　校: 上海交通大学
专　业: 电路与系统
关键词: NAND Flash BCH码并行可配置优化设计
分类号: TN76
类　型: 硕士论文
年　份: 2013年
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内容摘要

随着信息技术的发展和消费电子的普及，具有硬件加密功能的U盘被各种机构和个人所需要。U盘的主要存储介质是NAND Flash，而受NAND Flash容易发生随机错误的影响，需要对存储的数据进行编解码运算。BCH码因为有良好的纠正随机错误的性能，严格的代数结构，构造相对容易等特点而被广泛应用于大容量的NAND Flash纠错中。所以设计一款应用与安全芯片的具有高纠错能力，高灵活度的BCH编解码器IP十分必要。本文从研究BCH码的编解码算法入手，结合NAND Flash的存储特性，针对一款安全芯片的设计需求，提出了设计的总体方案与目标。在深入理解算法后，先用软件实现了设计方案，验证其正确性，为IP设计奠定基础。然后，基于具有高纠错能力和并行可配置的设计方案，对BCH IP进行VLSI设计。采用模块化的设计思路，研究并运用了无求逆的Berlekamp-Massey算法，并行迭代计算伴随式等方式实现了算法上的优化，同时也针对编解码器中的有限域乘法器，提出了改进的贪婪算法和平衡树结构来达到面积优化和延时优化的效果。本文基于标准的IP设计流程，完成了一款应用于安全芯片的BCHIP。它的最强纠错能力达到每1024Bytes数据能纠正24bits的错误，具有8位并行同时可配置的编解码能力，可配置的数据长度为512Bytes和1024Bytes，可配置的纠错能力为8bits、16bits和24bits。同时采用分段编解码的方式适用于页容量为512、1k、2k、4k和8kBytes数据的NAND Flash。本文的主要工作与创新性主要体现在四个方面：1)提出并采用并行同时可配置的软件和硬件BCH编解码器设计方案。2)实现BCH IP的最强纠错能力可达每1024Bytes数据纠正24bits错误。3)从算法、面积、时延三方面着手对设计进行优化，提出了改进的贪婪算法应用于有限域乘法器优化。4)针对安全芯片采用标准IP设计流程完成可商用的BCH IP。本IP在设计完成后，经过严格的FPGA测试和后端设计验证，并达到了商用产品的水准，这对满足国家与人民的信息安全需求有积极意义。

全文目录

摘要  5-7
ABSTRACT  7-10
英文缩略语说明表  10-17
第一章绪论  17-23
  1.1 课题背景及研究意义  17-19
  1.2 国内外发展现状  19-20
  1.3 IP 核的概念与意义  20-21
  1.4 本文的研究内容及结构安排  21-23
第二章 BCH 码理论基础与 NAND FLASH 介绍  23-35
  2.1 BCH 码理论基础  23-29
    2.1.1 BCH 码数学基础  23-25
    2.1.2 BCH 码原理介绍  25-29
  2.2 NAND FLASH 存储器介绍  29-33
    2.2.1 Flash 存储器分类  29-30
    2.2.2 NAND Flash 存储器原理  30-31
    2.2.3 NAND Flash 存储器分类  31-32
    2.2.4 NAND Flash 存储器组织结构  32-33
  2.3 本章小结  33-35
第三章 BCH IP 设计需求与软件实现  35-47
  3.1 BCH IP 的总体设计需求  35-42
    3.1.1 AC4 安全芯片介绍  35-38
    3.1.2 BCH IP 的参数设计  38-42
  3.2 BCH IP 软件实现  42-45
  3.3 本章小结  45-47
第四章 BCH IP 的硬件设计实现  47-75
  4.1 BCH 编码器模块设计  47-53
    4.1.1 BCH 编码实现方案的比较  47-51
    4.1.2 BCH 编码器模块实现结果  51-53
  4.2 BCH 解码器模块设计  53-67
    4.2.1 伴随式模块设计  53-56
    4.2.2 错误位置多项式模块设计  56-62
    4.2.3 钱搜索模块设计  62-65
    4.2.4 BCH 解码器模块实现结果  65-67
  4.3 BCH 控制模块设计  67-71
    4.3.1 控制模块总体设计  67-68
    4.3.2 编码模块写页操作的控制实现  68-70
    4.3.3 解码模块读页操作的控制实现  70-71
  4.4 BCH IP 总体硬件设计  71-74
    4.4.1 寄存器描述  72-74
  4.5 本章小结  74-75
第五章 BCH IP 的优化方案研究  75-85
  5.1 基于贪婪算法的面积优化设计  76-81
    5.1.1 基于贪婪算法优化电路  76-80
    5.1.2 改进贪婪算法在应用中的优化  80-81
  5.2 基于平衡树结构的时延优化设计  81-83
  5.3 本章小结  83-85
第六章 BCH IP 的验证和 ASIC 设计  85-101
  6.1 验证策略  85
  6.2 RTL 级功能仿真  85-88
  6.3 BCH IP 的 FPGA 验证  88-93
    6.3.1 FPGA 验证环境  88-90
    6.3.2 FPGA 验证具体实现  90-91
    6.3.3 FPGA 测试方案与结果  91-93
  6.4 BCH IP 的 ASIC 设计  93-100
    6.4.2 ASIC 逻辑综合  94-97
    6.4.3 综合后验证  97-98
    6.4.4 ASIC 版图设计  98-100
  6.5 本章小结  100-101
第七章研究工作总结及展望  101-105
  7.1 研究工作总结  101-103
  7.2 研究工作展望  103-105
参考文献  105-109
致谢  109-111
攻读硕士学位期间已发表或录用的论文  111

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