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数字射频中全数字锁相环技术的研究

作　者: 周郭飞
导　师: 曾烈光
学　校: 清华大学
专　业: 信息与通信工程
关键词: 全数字锁相环数控振荡器时间数字转换器数字环路滤波器
分类号: TN911.8
类　型: 博士论文
年　份: 2009年
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内容摘要

为解决软件无线电应用扩展到射频,即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素将射频和数字电路集成在一个系统中设计难度大的问题,TI公司提出数字射频的新思路。全数字锁相环(ADPLL)是数字射频中最重要的模块之一,它不仅是发射机实现软件可配置通用调制器的基础,还是为接收机提供宽调频范围本振信号的基础。本论文针对数字射频中的ADPLL的系统特性以及其各重要模块进行了深入研究,并完成了以下工作:1)建立了一套ADPLL电压域Verilog-A模型。通过该模型在当前计算水平下快速地对锁相环进行瞬态仿真。然后使用matlab对仿真所得的数据进行处理来获取锁相环在闭环情况下的动态和静态特性,用于早期阶段在系统级层次对电路模块进行优化设计。通过对ADPLL系统进一步研究,本论文还提出了一种自适应II型环路滤波器,并利用上述Verilog-A模型进行仿真验证。实验结果表明该环路滤波器既能够实现环路的快速锁定,还具有很好的带内噪声抑制性能。2)提出了一种基于失配电容对数控变容结构的数控振荡器(DCO)。在该DCO中变容结构利用两个失配电容对对PMOS变容管最小有效变容值进行缩小变换。实验结果表明本论文提出数控变容结构不仅能提高调频精度,还能使调频精度的提高不依赖于工艺库的特征尺寸。3)提出了一种基于单沿的时间数字转换器(TDC)系统。该TDC延时单元由两级特殊的反相器构成,通过合理选择两级反相器的尺寸可使总延时小于传统延时单元的一半,从而提高TDC的分辨率。为了进一步提高TDC的分辨率,本论文还提出利用互连线实现等延时对TDC进行插值的方法。通过这种方法,可以在当前工艺水平下采用门延时链的TDC也能实现数皮秒的分辨率。4)提出了一种基于ABCD矩阵、并考虑电磁波传输延时的适用于长互连线的延时估算模型。实验结果表明本论文模型在电磁波传输延时和上升/下降沿延时相当时能有效提高估算的精度,而当后者远大于前者时能保证和传统模型一样的精度。

全文目录

摘要  4-5
Abstract  5-12
第1章引言  12-26
  1.1 论文的研究背景  12-14
    1.1.1 软件无线电  12-13
    1.1.2 CMOS 工艺下射频电路的实现  13-14
  1.2 数字射频  14-19
    1.2.1 基于极化调制的发射机  16-17
    1.2.2 基于MTDSM 的接受机  17-18
    1.2.3 数字射频的主要优势  18-19
  1.3 数字射频中全数字锁相环  19-22
  1.4 论文的主要工作和贡献  22-24
  1.5 论文各部分的安排  24-26
第2章数字射频中全数字锁相环基础  26-44
  2.1 数字域相位误差提取  26-35
    2.1.1 时钟调整  27-28
    2.1.2 时间数字转换器（TDC）  28-29
    2.1.3 相位累加器  29-31
    2.1.4 相位域工作原理  31-35
  2.2 数控振荡器（DCO）  35-36
  2.3 数字环路滤波器（DLF）  36-37
  2.4 全数字锁相环s 域模型  37-40
    2.4.1 Ⅰ型一阶ADPLL  37-38
    2.4.2 Ⅱ型二阶ADPLL  38-40
  2.5 全数字锁相环系统噪声分析  40-43
  2.6 本章小结  43-44
第3章 ADPLL 行为级建模与仿真和自适应环路滤波器设计  44-71
  3.1 Verilog-A 语言概述  44-45
  3.2 仿真策略和流程  45-47
  3.3 基于Verilog-A 电路模型设计  47-56
    3.3.1 DCO 的模型  47-51
    3.3.2 Sigma-Delta 调制器模型  51-52
    3.3.3 时间数字转换器模型  52-53
    3.3.4 相位累加器模型  53-54
    3.3.5 数字环路滤波器  54-55
    3.3.6 其他模型  55-56
  3.4 全数字锁相环Verilog-A 模型仿真结果  56-59
  3.5 全数字锁相环自适应滤波器  59-68
    3.5.1 一种Ⅰ型环路自适应滤波器  59-61
    3.5.2 Ⅱ型环路二阶滤波器分析  61-66
    3.5.3 一种Ⅱ型环路自适应滤波器  66-68
  3.6 自适应滤波器仿真结果  68-70
  3.7 本章小结  70-71
第4章提高LC 数控振荡器调频精度方法的研究  71-88
  4.1 LC 数控振荡器  71-80
    4.1.1 LC 振荡器的原理与基本结构  71-74
    4.1.2 数控变容管  74-75
    4.1.3 数控振荡器的量化噪声  75-77
    4.1.4 Sigma-Delta 调制以及其对量化噪声的影响  77-80
  4.2 互补型数控MOS 变容管对  80-82
  4.3 基于失配电容对数控振荡器  82-85
  4.4 仿真结果  85-87
  4.5 本章小结  87-88
第5章提高时间数字转换器分辨率方法的研究  88-108
  5.1 时间数字转换器简介  88-91
    5.1.1 时间数字转换器研究背景  88-90
    5.1.2 时间数字转换器量化噪声  90-91
  5.2 基于单沿的时间数字转换器  91-99
    5.2.1 传统TDC 延时链分析  91-93
    5.2.2 基于单沿延时链分析  93-95
    5.2.3 单沿TDC 系统结构  95-97
    5.2.4 仿真结果  97-99
  5.3 基于互连线插值的TDC  99-106
    5.3.1 基于互连线插值TDC 系统结构  99-102
    5.3.2 利用互连线实现等延时的方法  102-104
    5.3.3 仿真结果  104-106
  5.4 本章小结  106-108
第6章超大规模集成电路中互连线延时的研究  108-127
  6.1 互连线延时估算概述  108-111
    6.1.1 基于RC 网络的Elmore 估算方法  109-110
    6.1.2 基于RLC 网络的Kahng 估算方法  110-111
  6.2 互连线ABCD 矩阵描述  111-113
  6.3 互连线延时的分类  113-116
  6.4 基于ABCD 矩阵延时模型  116-122
    6.4.1 迭代公式推导  116-118
    6.4.2 传输函数的稳定策略  118-120
    6.4.3 一种新的延时模型  120-122
  6.5 仿真结果  122-125
  6.6 本章小结  125-127
第7章工作总结和展望  127-130
  7.1 论文工作总结  127-129
  7.2 研究工作展望  129-130
参考文献  130-138
致谢  138-139
个人简历、在学期间发表的学术论文与研究成果  139-140

数字射频中全数字锁相环技术的研究

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