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基于FPGA的片内全数字锁相环系统在SOPC上的实现

作　者: 邵帅
导　师: 李曼义
学　校: 云南师范大学
专　业: 无线电物理
关键词: 全数字锁相环 NiosII嵌入式处理器 SOPC FPGA VHDL
分类号: TN791
类　型: 硕士论文
年　份: 2008年
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内容摘要

随着计算机应用技术和EDA技术的不断发展,利用FPGA/CPLD进行数字系统的开发已被广泛应用于数字通信、电子、工控等领域。另外,全数字锁相环在数字通信、电力系统自动化及无线电电子学等各个领域中的应用越来越广泛。因此,研究能够嵌入到FPGA芯片内的全数字锁相环路系统,实现片内嵌入式处理器对其进行自控,以提高环路的工作性能,具有十分重要的意义和广阔的前景。本文在分析研究了大量国内外技术文献的基础上,重点论述了全数字锁相环的基本工作原理和实现方法,设计了一种嵌入于FPGA芯片内部的智能全数字锁相环路系统。该系统通过利用锁相环检测电路和NiosⅡ嵌入式处理器对数字环路滤波器的模数K进行自动调节,来实现环路带宽的实时控制,可以较好地解决全数字锁相环的锁定时间与抑止相位抖动之间的矛盾。最后,将设计的全数字锁相环与NiosⅡ嵌入式处理器下载到了FPGA开发板上,做到了整个系统的硬件实现。迄今为止,虽然有多种型号的FPGA芯片已集成了锁相环,但其环路内部的数字环路滤波器的模值是固定的,这样便不能解决锁相环工作时锁定时间与相位抖动之间的矛盾,因此尝试将ADPLL和CPU同时嵌入一块芯片,通过片内嵌入式CPU对ADPLL进行自动控制,以解决上述矛盾。该方案的有效实施,可以形成一套较为完善的设计方法和理念,并用于今后的科研或教学。系统设计采用白顶向下的设计方法,在把整个系统划分为若干个子功能模块的基础上,先对各个子模块进行设计、仿真和验证,使其完成各个子模块的功能；然后再把各个功能子模块连接起来,协调接口关系。在设计过程中,采用了边设计边验证的设计与验证相结合的设计流程。整个设计充分体现了SOPC技术的优势,能够增加设计的灵活性,降低设计成本并提高系统的稳定性和可靠性。

基于FPGA的片内全数字锁相环系统在SOPC上的实现

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