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锁相环频率合成器中的多模分频器设计

作　者: 宋阳
导　师: 张为
学　校: 天津大学
专　业: 微电子学与固体电子学
关键词: 多模分频器频率合成器相位切换电流模式逻辑真单相时钟
分类号: TN74
类　型: 硕士论文
年　份: 2010年
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内容摘要

本文基于Chartered Semiconductor 0.35μm RF CMOS工艺,完成了一种应用于锁相环频率合成器的多模分频器设计。本文首先分析了分频器在频率合成器中的工作原理。进而研究了CML和TSPC两种高速触发器。综合考虑工作速度、输出摆幅和功耗等性能之间的相互影响,改进了以CML触发器为基础的分频器;以实现高速低功耗为目标,优化了TSPC结构的分频器。根据项目指标要求,以上述两种分频器为基础,重点构建了由7/8预分频和P、S计数器组成的多模分频器结构。本设计的7/8预分频电路中包括两级CML二分频电路、相位切换电路、切换控制电路和TSPC二分频电路。本预分频器通过改变相位切换电路中的切换顺序,完全避免了切换产生的错误毛刺的产生;切换控制电路中采用或非门产生相位切换控制信号,有效防止了多余脉冲的产生。P、S计数器采用基于TSPC触发器的异步计数结构,可在250MHz频率下正常工作。最后完成了分频器版图设计与验证。仿真结果表明:分频器可以在1.7~2GHz频率范围内准确分频,分频器电路消耗的总电流约为2.5mA。满足项目要求。

全文目录

摘要  3-4
ABSTRACT  4-7
第一章绪论  7-9
  1.1 应用背景  7
  1.2 研究难点  7-8
  1.3 论文结构  8-9
第二章频率合成器基础  9-17
  2.1 频率合成技术概述  9-10
  2.2 锁相环频率合成器原理  10-11
  2.3 频率合成器系统参数  11-13
    2.3.1 相位噪声  11
    2.3.2 杂散  11-12
    2.3.3 调谐范围  12
    2.3.4 频率分辨率  12-13
    2.3.5 锁定时间  13
  2.4 锁相环频率合成器结构  13-15
    2.4.1 鉴频鉴相器和电荷泵  13
    2.4.2 滤波器  13-14
    2.4.3 压控振荡器  14
    2.4.4 分频器  14-15
  2.5 分频器设计指标  15-17
第三章高速触发器设计  17-47
  3.1 电流模式逻辑（CML）触发器设计  17-36
    3.1.1 CML 差分结构  17-18
    3.1.2 传统型CML 触发器设计  18-30
    3.1.3 几种改进型CML 触发器设计  30-36
  3.2 TSPC 触发器研究  36-45
  3.3 小结  45-47
第四章分频器电路设计  47-64
  4.1 双模预分频器电路设计  48-57
    4.1.1 传统预分频结构  48-49
    4.1.2 相位切换结构预分频电路设计  49-57
  4.2 P、S 计数器电路设计  57-62
  4.3 小结  62-64
第五章版图设计及后仿  64-70
  5.1 版图设计  64-67
    5.1.1 高频电路版图设计中要注意的问题  64-65
    5.1.2 分频器版图设计  65-67
  5.2 版图后仿  67-69
  5.3 小结  69-70
第六章总结  70-71
参考文献  71-74
参加科研情况说明  74-75
致谢  75

锁相环频率合成器中的多模分频器设计

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