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应用于GPS接收机频率综合器分频器的设计

作　者: 朱凯
导　师: 周健军
学　校: 上海交通大学
专　业: 软件工程
关键词: 预分频器非平衡相位切换 LO buffer 高速数字电路
分类号: TN74
类　型: 硕士论文
年　份: 2009年
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内容摘要

频率综合器在现代无线通信射频系统,高速模拟数字电路中有着越来越广泛的应用,目前其工作频率已经扩展到几个GHz,同时还要满足低噪声,低功耗,快速频道切换的要求。分频器作为频率综合器中固定输出频率的功能模块,其工作在最高的频率上。因此,其性能对于频率综合器的整体性能来说,具有非常重要的影响。对于一个应用GPS接收机的振荡器来说,其输出频率大约为3.2GHz,而输入的参考频率往往在1MHz左右,因此需要一个分频比大概为3200的分频器。实现如此庞大的分频比往往采用多级的分频器,即工作在高频的预分频器和工作在低频的可编程分频器。而作为分频器前端的预分频器,则决定了分频器主要的性能,往往成为系统速度与功耗优化的瓶颈。经过多年的实践,相位切换技术成为实现双模预分频器的主流方法。采用往后切换的方式使得在理论上,切换时序完全收敛,也不会有毛刺的产生。因此,其设计瓶颈就在于高速切换模块MUX的设计。另外,由于相位切换技术本身采用的各级高速分频器都是基于电流模的结构,因此其静态功耗与速度的优化也是一个重要的设计考虑因素。高速数字电路作为分频器的基本电路,其应用场合远不止这些。对于一个典型的GPS接收机来说,LO buffer模块也是属于高速数字电路设计的范畴。而对于LO buffer模块而言,其重要的考量,则是足够大的驱动能力,足够小的功率消耗与足够好的噪声表现。这些都对数字电路的设计提出了很高的要求。本文利用SMIC 0.18μm RFCMOS的工艺,研究了工作在射频领域的不同结构的高速双模预分频器的性能,并作比较。重点设计了一个工作在3.2GHz,分频比可以达到31/32的双模预分频器。电路采用2.0V电压源,在典型温度50oC下,前仿和版图后仿真均表明,其最大的工作频率可以在4.5GHz左右,而且功耗相对稳定在3.5mA以内。同时设计了一个应用于GPS系统的LO buffer电路。其结构采用了一级高速/2分频器与两级缓冲器,加入实际版图中的长距离金属连线后联合仿真,结构表明在3.2GHz频率和50oC标准温度下,其总功耗在7mA以内。并且可以将VCO的输出摆幅稳定在800mV左右(单级信号的峰峰值)。并且为所有电路模块设计了LDO稳压源,并全部通过版图后仿真。

全文目录

摘要  3-5
ABSTRACT  5-12
I 绪论  12-15
  1.1 研究背景与动机  12-14
  1.2 本文的组织结构  14-15
II 频率合成器的原理与电路  15-28
  2.1 锁相环的基本结构与模块  15-16
  2.2 锁相环的线性化模型  16-21
  2.3 PLL 的特性和指标  21-24
    2.3.1 调谐范围与频率分辨率  21-22
    2.3.2 相位噪声  22-23
    2.3.3 稳定时间  23-24
  2.4 高速分频器的研究现状  24
  2.5 高速分频器的结构  24-27
    2.4.1 串联的二分频器链  25
    2.4.2 可配置的数字计数器  25
    2.4.3 脉冲吞咽式分频器  25-27
  2.6 结论  27-28
III 高速数字电路与D 触发器  28-39
  3.1 CMOS 电路的分析  28-30
  3.2 电流模电路的分析  30-32
  3.3 高速D 触发器  32-36
    3.3.1 真单相钟控电路D 触发器  32-34
    3.3.2 增强型真单相钟控电路D 触发器  34-35
    3.3.3 电流模逻辑D 触发器  35-36
  3.4 高速缓冲器  36-37
    3.4.1 CMOS 缓冲器  36-37
    3.4.2 CML 缓冲器  37
  3.5 结论  37-39
IV 高速预分频器与LO BUFFER  39-59
  4.1 基于状态机的双模预分频器  39-41
  4.2 任意分频比的高速低功耗分频器  41-45
    4.2.1 结构设计  41-43
    4.2.2 功耗优化  43-44
    4.2.3 任意分频比的预分频器  44-45
  4.3 基于相位切换技术的双模预分频器  45-56
    4.3.1 重排时序的方法  50-51
    4.3.2 向前切换的方法  51-53
    4.3.3 非平衡相位切换方法  53-56
  4.4 LO BUFFER 模块  56-57
  4.5 结论  57-59
V 其他电路的设计  59-66
  5.1 恒跨导电流源  59-61
  5.2 VTR 电压源  61-64
  5.3 LDO 稳压源  64-65
  5.4 结论  65-66
VI 电路结果，版图与后仿真  66-89
  6.1 电路结构以及指标  66-80
    6.1.1 总体结构  66-67
    6.1.2 各部分结构与功耗分配策略  67-72
    6.1.3 低频数字分频器  72-73
    6.1.4 高速本振缓冲器  73-74
    6.1.5 外围辅助电路  74-77
    6.1.6 总体性能  77-80
  6.2 电路版图  80-86
    6.2.1 版图设计的主要考虑因素  80-83
    6.2.2 电路模块版图  83-86
  6.3 版图后仿真  86-88
  6.4 结论  88-89
VII 结论与展望  89-91
  7.1 结论  89-90
  7.2 展望  90-91
参考文献  91-94
致谢  94-96
攻读学位期间发表的学术论文  96-99
上海交通大学学位论文答辩决议书  99

应用于GPS接收机频率综合器分频器的设计

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