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Viterbi译码器VLSI设计关键技术的研究与实现

作　者: 李宏建
导　师: 王志英
学　校: 国防科学技术大学
专　业: 计算机科学与技术
关键词: (概率)回溯 Viterbi VLSI实现 Viterbi软件模拟器 卷积编码 收缩卷积码
分类号: TP314
类　型: 硕士论文
年　份: 2004年
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内容摘要


卷积编码和Viterbi译码是一种有效的前向纠错方法,广泛应用于数字通信领域,能较大地提高信息传输的有效性和可靠性。本文深入研究了Viterbi译码算法以及各种改进算法,详细介绍了Viterbi译码器VLSI实现的关键技术及其性能特点。我们发现,当前大约束长度的Viterbi译码器的VLSI实现中存在着设计参数和技术难以选择、所需存储空间和译码延迟较大等问题。 基于此,我们首先设计了一个高度可配置的软件模拟器。对卷积编码、通信信道和Viterbi译码整个过程进行模拟并比较译码器在各种参数和实现方法下的性能。从而完成对Viterbi译码器实现技术和参数的优化选择。 另外,源于对Viterbi译码算法和相关技术的深入研究,我们在Viterbi译码器的设计过程中使用特殊算法对“加比选”单元进行了优化设计。通过对现有回溯算法的分析和回溯过程的统计,我们提出了基于前向回溯算法的概率回溯算法,从而在减小回溯部件所需存储空间的同时降低了译码器的译码延迟。 本文使用选定的参数、优化的“加比选”单元、提出的概率回溯算法实现了一个适用于DRM系统的(4,1,6)Viterbi译码器。最后还给出了该译码器的设计过程、模拟测试过程以及性能评测。

全文目录


图目录  6-8
表目录  8-9
摘要  9-10
ABSTRACT  10-11
第一章 绪论  11-15
  1.1 课题背景  11-12
  1.2 课题研究内容  12-13
  1.3 本文主要工作  13-14
  1.4 本文结构  14-15
第二章 Viterbi译码算法及技术  15-34
  2.1 Viterbi译码算法  15-20
    2.1.1 卷积码编码方法  15-18
    2.1.2 收缩(Punctured)卷积编码  18-19
    2.1.3 Viterbi译码算法  19-20
  2.2 Viterbi改进算法  20-21
  2.3 回溯技术  21-28
    2.3.1 寄存器交换法  21-22
    2.3.2 回溯算法分类  22-26
    2.3.3 前向回溯算法  26-28
    2.3.4 回溯算法小结  28
  2.4 “加比选”单元实现技术  28-31
    2.4.1 Radix-2蝶型计算部件  29-30
    2.4.2 Radix-4蝶型计算部件  30-31
  2.5 Viterbi译码器实现的系统结构  31-33
  2.6 本章小结  33-34
第三章 Viterbi译码器系统结构  34-42
  3.1 Viterbi译码器系统结构  34-36
    3.1.1 Viterbi译码器的配置参数  34
    3.1.2 Viterbi译码器的系统结构  34-36
  3.2 Viterbi译码器功能模块  36-40
    3.2.1 解压缩单元  36-37
    3.2.2 分支代价计算单元  37-38
    3.2.3 “加比选”单元  38-39
    3.2.4 回溯部件  39-40
  3.3 Viterbi译码算法对硬件的要求  40
  3.4 本章小结  40-42
第四章 译码器设计与实现的关键技术  42-56
  4.1 软件模拟器  42-45
    4.1.1 软件模拟器构成  42-43
    4.1.2 噪音模拟  43-45
  4.2 概率回溯方法  45-52
    4.2.1 概率回溯方法的理论基础  45-46
    4.2.2 概率回溯方法的测试  46-49
    4.2.3 概率回溯的实现  49-51
    4.2.4 概率回溯技术特性  51-52
  4.3 Viterbi译码器相关参数的选择  52-55
    4.3.1 信号量化精度Q  52-55
    4.3.2 回溯深度  55
  4.4 本章小结  55-56
第五章 Viterbi译码器的VLSI实现及其评测  56-67
  5.1 VLSI设计实现流程  56-57
  5.2 功能设计  57-59
    5.2.1 模块划分  57-58
    5.2.2 接口说明  58-59
  5.3 Viterbi译码器实现的行为级设计  59-60
  5.4 寄存器级设计  60-62
    5.4.1 数据通路的提取  60-61
    5.4.2 控制逻辑的提取  61-62
  5.5 Verilog语言描述阶段  62
  5.6 模拟测试和逻辑综合  62-65
    5.6.1 模拟测试  62-65
    5.6.2 逻辑综合  65
  5.7 性能评价  65-66
  5.8 本章小结  66-67
第六章 结束语  67-70
  6.1 对课题研究的总结  67-68
  6.2 进一步研究和探讨  68-70
致谢  70-71
参考文献  71-74
附录 A: 攻读硕士期间发表的论文  74-75
附录 B: 测试数据  75-81

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中图分类: > 工业技术 > 自动化技术、计算机技术 > 计算技术、计算机技术 > 计算机软件 > 编译程序、解释程序
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