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基于单片FPGA的数字复接系统设计

作　者: 张少锋
导　师: 冉立新
学　校: 浙江大学
专　业: 电子科学与技术
关键词: PDH El 数字复接 码速调整 全数字锁相环 时钟提取
分类号: TN792
类　型: 硕士论文
年　份: 2005年
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内容摘要


在光纤通信系统中，作为终端设备的光端机由光发射模块、光接收模块、数据接口、用户线接口和数字复接单元等几部分组成。其中数字复接单元用来将若干个低速数字信号合并成一个高速数字信号，以达到扩大传输容量和提高传输速率的目的。目前，数字复接体制主要有准同步数字体系(Parasynchronous Digital Hierarchy，简称PDH)和同步数字体系(Synchronous Digital Hierarchy，简称SDH)，从长远看，SDH终将取代PDH。但由于PDH复接系统信道利用率高，设备简单，因此，在一些小规模、小容量的通信网中，仍具有广泛的市场和应用价值。design 在数字复接系统中，发送端主要由支路时钟提取、码速调整、复接三部分组成，接收端主要由定时脉冲形成、分接、码速恢复三部分组成。在以往的电路中，PDH复接系统的许多部分是利用模拟电路实现，这具有一定的局限性： (1)模拟电路难以集成，不利于设备的小型化； (2)模拟电路的稳定性和抗干扰能力差； (3)模拟电路的性能难以满足需要，例如，在支路时钟恢复电路中，模拟锁相环难以满足噪声抑制要求； (4)模拟电路会增加生产、调试过程中的难度。 本文研究的重点是数字光端机芯片中的数字复接系统的设计与实现。归纳起来本文做了以下具体工作： (1)、设计了一种低成本、具有12路E1接口、采用单片FPGA实现、通过光纤传输的中小容量数字复接系统。 (2)、芯片内置HDB3编解码器和2Mhz数字时钟提取电路。简化了外围电路设计。 (3)、设计实现了2M数据码速调整和恢复电路，并利用数据平滑技术解决了塞入抖动问题。 (4)、系统设计采用Verilog HDL硬件描述语言编程实现，文中给出了部分计算机仿真结果。 本文的设计成果可用于数字光端机芯片以及片上系统设计中，对数字复接／分接系统的设计具有一定的参考价值。

全文目录


摘要  3-4
Abstract  4-8
第一章 续论  8-12
  1．1 数字光端机系统特点  8
  1．2 复用技术  8-10
    1．2．1 SDM  8-9
    1．2．2 FDM  9
    1．2．3 WDM  9
    1．2．4 TDM  9-10
  1．3 数字光端机芯片的应用  10
  1．4 本文主要工作及章节安排  10-12
第二章 FPGA器件原理及开发环境  12-24
  2．1 PLD器件的分类  12
  2．2 PLD器件的使用  12-13
  2．3 PLD器件的结构  13-16
    2．3．1 基于乘积项的PLD结构  13-14
    2．3．2 乘积项结构PLD的逻辑实现原理  14-15
    2．3．3 基于查找表的PLD原理与结构  15
    2．3．4 Xilinx Spartan-Ⅱ芯片内部结构  15-16
    2．3．5 查找表结构的FPGA逻辑实现原理  16
  2．4 FPGAs芯片制造商简介  16-18
    2．4．1 ALTERA公司  16-17
    2．4．2 XILINX公司  17
    2．4．3 Lattice公司  17-18
  2．5 SPARTAN IIE芯片介绍  18-19
    2．5．1 Spartan~(TM)-IIE FPGAs特点  18-19
  2．6 开发环境  19-23
    2．6．1 Verilog-HDL硬件描述语言  19-21
    2．6．2 FPGA开发流程  21-22
    2．6．3 发软件ISE简介  22-23
  本章小节  23-24
第三章 数字光端机系统原理  24-44
  3．1 发送端系统功能  24-25
  3．2 接收端系统功能  25-26
  3．3 PCM一次群  26-30
    3．3．1 一次群帧结  26-28
    3．3．2 在数字通信中提高线路利用率的方法  28-29
    3．3．3 PCM常用传输码型及特点  29-30
  3．4 2M时钟提取  30-32
    3．4．1 数字锁相环  31-32
  3．5 HDB3编／译码  32-34
    3．5．1 HDB3编码  32-33
    3．5．2 HDB3译码  33-34
  3．6 复用技术  34-38
    3．6．1 复用的分类  34-37
      3．6．1．1 频分复用(FDM)  35
      3．6．1．2 时分复用(FDM)  35-37
    3．6．2 PCM二次群  37-38
      3．6．2．1 E2帧结构  38
  3．7 码速调整  38-40
    3．7．1 正码速调整的原理  39-40
  3．8 二次群数字复接  40-43
    3．8．1 复接中的同步技术  42-43
  本章小节  43-44
第四章 系统实现  44-62
  4．1 数字光端机系统功能及实现  44
  4．2 2M时钟提取电路  44-46
    4．2．1 数字鉴相器  45
    4．2．2 数字滤波器  45
    4．2．3 数字压控振荡  45-46
    4．2．4 仿真波形  46
  4．3 HDB3编译码  46-49
    4．3．1 HDB3编码  46-48
    4．3．2 HDB3译码  48-49
  4．4 码速调整  49-53
    4．4．1 码速调整  49-51
    4．4．2 码速恢复  51-53
  4．5 复接  53-55
    4．5．1 定时电路  54
    4．5．2 复接电路  54-55
  4．6 分接  55-57
  4．7 并／串和串／并转换电路  57-58
    4．7．1 并／串转换电路  57
    4．7．2 串／并转换电路  57-58
  4．8 电路调试  58-61
  本章小节  61-62
第五章 总结与展望  62-64
参考文献  64-66
致谢  66

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中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 数字电路 > 数模、数模转换电路
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