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LDPC译码器的实现研究

作　者: 英彦
导　师: 曾晓洋；虞志益
学　校: 复旦大学
专　业: 微电子学与固体电子学
关键词: ASIC 多模式低复杂度地址冲突多核算法划分映射策略
分类号: TN911.22
类　型: 硕士论文
年　份: 2011年
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内容摘要

作为信道纠错码的一种,低密度奇偶校验码(LDPC)以其较低的译码复杂度和逼近香农极限的良好性能成为当今信道编解码领域最瞩目的研究热点。目前,LDPC码已被广泛应用于各种无线通信标准中,如IEEE 802.11n、IEEE 802.16e、DVB-S2、CMMB等。目前LDPC码译码器的实现存在着一些困难：一方面,由于较长的码长和大量的并行计算等特点,使得LDPC码译码器的逻辑单元和存储阵列的面积都比较大；此外,为了支持多业务和提高适应性,目前大多数的通信标准中采用的LDPC码都支持多种码长和码率,这对LDCP译码器的可配置性提出了一定的要求；并且部分LDPC码校验矩阵中的地址冲突问题影响了译码过程中信息的及时使用,降低了译码性能,增加了译码器的实现难度。针对这些问题,本文以DVB-S2中的LDPC码为实现对象,从多模式、低复杂度、解决地址冲突问题等方面提出了LDPC译码器的ASIC实现方式。通过提取校验矩阵的基本特性,以及将译码过程抽象为一组自定义指令,实现对多码率等不同模式的支持。通过节点更新单元的复用和数据存储的优化,实现了译码器复杂度的降低。另一方面,无线通信标准更新换代的步调日益加快、支持模式日益复杂和多样,对LDPC译码器的灵活性、可扩展性和设计周期都提出了更高的要求。虽然ASIC的设计速度快、性能高,但是其有着不可避免的研发成本高,研发周期长,灵活性差等问题。本文针对这些问题提出了LDPC译码的另一种实现方式---在基于NOC架构的多核处理器上的软件实现方式。通过对LDPC译码算法的信息通信量、算法并行性、及各任务的任务量等方面的量化分析,提出了优化的算法划分和映射方式,并给出了一个(576,288)LDPC码字的在多核平台上实现结果。最终的实现显示了本文提出的LDPC算法划分和映射方式较充分地利用了各个处理器,使得90%以上的运行处理器的空闲等待时间都在10%以下,并达到了较好的吞吐率。

全文目录

目录  2-5
英文缩写说明  5-6
图表索引  6-8
摘要  8-9
Abstract  9-10
第一章引言  10-14
  1.1 数字通信系统  10-11
  1.2 信道编解码技术中的线性分组码  11
  1.3 LDPC码的发展  11-12
  1.4 论文研究内容和结构安排  12-14
第二章 LDPC码概述  14-22
  2.1 LDPC码的定义  14
  2.2 LDPC码的图形描述  14-15
  2.3 LDPC码的分类  15-17
    2.3.1 规则LDPC码和非规则LDPC码  15-16
    2.3.2 二元域LDPC码和多元域LDPC码  16
    2.3.3 伪随机型LDPC码和准循环型LDPC码  16-17
  2.4 主要参数  17-19
    2.4.1 最小汉明距离  17
    2.4.2 行重和列重的分布  17-18
    2.4.3 最小环路  18-19
  2.5 LDPC码的构造方式  19-21
    2.5.1 PEG构造法  19-20
    2.5.2 基于欧几里德几何学构造法  20-21
  2.6 本章小结  21-22
第三章 LDPC码的译码算法  22-37
  3.1 硬判决译码算法  22-23
    3.1.1 比特翻转译码算法  22-23
    3.1.2 加权比特翻转译码算法  23
  3.2 软判决译码算法  23-27
    3.2.1 概率域上的BP译码算法  24
    3.2.2 对数域上的BP译码算法  24-26
    3.2.3 最小和算法  26
    3.2.4 归一化最小和(Normalized Min-Sum)算法  26-27
  3.3 两相信息传递译码和单相信息传递译码  27-30
    3.3.1 两相信息传递译码算法  27-29
    3.3.2 单相信息传递译码算法  29-30
  3.4 地址冲突问题解决算法  30-35
  3.5 带地址冲突校正因子的单相信息传递最小和算法  35-36
  3.6 本章小结  36-37
第四章低复杂度的多模LDPC译码器ASIC实现  37-54
  4.1 DVB-S2标准中LDPC码简介  37-39
  4.2 LDPC译码器结构  39-50
    4.2.1 支持多模式的控制单元  40-43
    4.2.2 节点计算单元及其分时复用方案  43-45
    4.2.3 地址冲突处理单元的复用方案  45-47
    4.2.4 位置索引的存储优化  47-48
    4.2.5 符号存储优化  48-49
    4.2.6 外信息存储  49-50
    4.2.7 本征信息和后验概率信息的存储  50
  4.3 LDPC译码器的实现结果  50-54
    4.3.1 定点化仿真结果  50-51
    4.3.2 FPGA验证  51-52
    4.3.3 ASIC综合结果  52-53
    4.3.4 本章小结  53-54
第五章基于多核处理器平台的LDPC译码实现  54-73
  5.1 多核处理器平台介绍  54-55
  5.2 LDPC码译码算法的划分  55-64
    5.2.1 译码算法的初始划分  56
    5.2.2 节点更新任务的信息通信量分析及其细粒度划分  56-59
    5.2.3 节点更新任务的并行性分析及其组合  59-60
    5.2.4 划分后各任务的任务量分析  60-64
    5.2.5 译码算法划分结果  64
  5.3 LDPC译码算法的映射  64-67
  5.4 性能优化  67-70
    5.4.1 接收信息的判断机制的优化  67-69
    5.4.2 利用SIMD加强数据级并行  69-70
  5.5 实现结果  70-72
  5.6 本章小结  72-73
第六章总结与展望  73-75
  6.1 工作总结  73
  6.2 工作展望  73-75
参考文献  75-78
硕士学习期间录用和发表的学术论文  78-79
致谢  79-80

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