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基于增益单元的高速低数据保持功耗eDRAM设计

作　者: 程宽
导　师: 林殷茵
学　校: 复旦大学
专　业: 微电子学与固体电子学
关键词: 动态随机存储器嵌入式逻辑工艺增益单元高速读写紧凑式电荷转移刷新
分类号: TP333
类　型: 硕士论文
年　份: 2011年
下　载: 8次
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内容摘要

本文首先介绍了动态随机存储器的发展历程,其次提出了嵌入式存储器的评价指标。针对嵌入式应用的目的,在分析比较了各种动态随机存储器单元后得出了一种采用逻辑工艺、单元读出速度优化、数据保持时间延长的改进型2T增益单元。针对这种单元给出了阵列架构和完成基本读写操作的外围电路设计。同时针对嵌入式存储器高速低数据保持功耗的要求,采用读写前置放大的高速读写方案和紧凑式电荷转移刷新方案,设计了一块测试芯片。仿真结果表明：在6ns时钟周期下,存储器写操作时间为3ns,与传统方案相比减少了23%；数据访问时间为1.8ns,与传统方案相比减少了15%；在刷新模式下与传统方案相比,灵敏放大器功耗降低了58%,同时刷新时间降低了43%。

全文目录

摘要  5-6
Abstract  6-7
第1章绪论  7-13
  1.1 动态随机存储器发展轨迹与应用现状  7-9
  1.2 嵌入式动态随机存储器的现状与未来发展  9-11
  1.3 论文的主要工作和技术要点  11-12
  1.4 论文的组织结构  12-13
第2章动态随机存储器单元  13-25
  2.1 当前各种动态随机存储器单元结构介绍  13-22
    2.1.1 传统1T1C结构的DRAM介绍  13-15
    2.1.2 Mosys--1T SRAM介绍  15-16
    2.1.3 FBC介绍  16-18
    2.1.4 基于Gain cell结构单元系列介绍  18-22
      2.1.4.1 2T gain cell结构  19-20
      2.1.4.2 3T gain cell结构  20-21
      2.1.4.3 2T Asymmetric Gain Cell(AGC)结构  21
      2.1.4.4 各种动态随机存储器单元比较  21-22
  2.2 改进型2T GC单元  22-25
第3章基于增益单元的eDRAM阵列架构及关键外围电路模块设计  25-54
  3.1 阵列架构及操作方式  25-28
    3.1.1 阵列架构介绍  25-26
    3.1.2 阵列单元读写方式描述  26-28
  3.2 外围电路模块框图及关键路径描述  28-34
    3.2.1 外围电路模块及阵列划分  28-30
    3.2.2 GC关键路径描述  30-34
  3.3 读写通路设计  34-44
  3.4 高速译码器设计  44-47
  3.5 传负压电路设计  47-52
  3.6 阵列单元测试  52-54
第4章基于增益单元的高速低数据保持功耗eDRAM设计  54-83
  4.1 芯片SPEC  54-56
  4.2 接口信号定义及说明  56-57
  4.3 芯片架构  57-58
  4.4 高速读写电路设计  58-65
    4.4.1 传统读电路存在的影响读速度的因素  58-59
    4.4.2 高速读电路设计  59-61
    4.4.3 传统写电路存在的影响写速度的因素  61-63
    4.4.4 高速写电路设计  63-65
  4.5 低功耗刷新方案  65-71
    4.5.1 传统的刷新方案面临功耗问题  65
    4.5.2 传统的电荷转移刷新方案  65-66
    4.5.3 紧凑式电荷转移刷新方案  66-70
    4.5.4 三种不同刷新方案比较  70-71
  4.6 芯片控制信号产生  71-83
    4.6.1 控制电路全局模块示意图及操作时序  71-73
    4.6.2 接口电路设计  73-75
    4.6.3 时序产生电路设计  75-79
    4.6.4 刷新电路设计  79-81
    4.6.5 紧凑式电荷转移控制信号的产生  81-83
第5章总结与展望  83-85
  5.1 论文工作总结  83
  5.2 深入工作的设想  83-85
参考文献  85-87
致谢  87-88

基于增益单元的高速低数据保持功耗eDRAM设计

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