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基于Cadence的高速PCB信号完整性问题研究、仿真与应用

作　者: 覃婕
导　师: 阎波
学　校: 电子科技大学
专　业: 通信与信息系统
关键词: 高速PCB设计信号完整性串扰反射 Cadence仿真
分类号: TN41
类　型: 硕士论文
年　份: 2011年
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内容摘要

高速PCB设计中信号的高频化、窄沿化促使着信号完整性(Signal Integrity(SI))问题变得不容忽视也极具挑战,在高速PCB设计中若不能较好地解决信号完整性设计问题,将有可能造成高速PCB设计的致命错误,浪费财力物力,延长开发周期,降低生产效率。对于高速PCB设计者来说,熟悉SI问题的基础理论知识、熟练掌握SI分析及仿真方法、灵活设计信号完整性问题的解决方案,掌握基于SI仿真的高速PCB设计方法具有非常重要的意义。本文分三个层次逐层深入地研究了高速PCB设计的SI问题:其一为基础理论剖析,研究问题的形成机理、影响因素推导相关公式并阐述其含义,在理论分析层次搭建研究的基础,本文主要涉及信号完整基础理论、传输线模型理论以及高速PCB SI仿真方法等,着重介绍了反射与串扰问题的理论基础;其二为仿真验证,对于由理论层次得出的结论,采取实际多参数仿真对比总结地方法验证其正确性以及指导性,在反射与串扰问题研究过程中,通过SI仿真加深对问题的认识;其三为实际应用,通过实际PCB设计,应用基于SI仿真的设计方法,掌握Cadence工具原理设计、PCB设计、SI前仿真、约束驱动布局布线、布线后仿真等设计流程,本文基于高速14位ADC/DAC验证测试平台的设计,采用IBIS模型,利用Cadence Allegro SPB 16.0的Sigxplorer对其关键网络采取了SI前仿真并设置约束驱动布局布线,最终还通过后仿真结果验证策略的正确性。

全文目录

摘要  4-5
ABSTRACT  5-9
图目录  9-13
表目录  13-14
缩略词表  14-15
第一章引言  15-22
  1.1 论文的研究背景  15-17
  1.2 项目简要介绍  17-19
    1.2.1 项目要求  17
    1.2.2 项目设计原理  17-19
  1.3 论文的选题依据  19-20
  1.4 论文研究侧重点  20
  1.5 论文结构  20-22
第二章高速PCB 信号完整性基础理论研究  22-33
  2.1 信号完整性基础理论  22-26
    2.1.1 高速电路信号的界定  22-23
    2.1.2 信号完整性定义  23-24
    2.1.3 常见的信号完整性问题  24-25
    2.1.4 理想元件的阻抗  25-26
  2.2 传输线基础理论  26-32
    2.2.1 传输线的基本概念  26-27
    2.2.2 传输线的物理模型  27-29
    2.2.3 传输线的特征阻抗  29-31
    2.2.4 常见传输线参数计算  31-32
  2.3 本章小结  32-33
第三章高速PCB 信号完整性仿真方法研究  33-41
  3.1 高速PCB 信号完整性仿真工具  33-34
  3.2 高速PCB 信号完整性仿真模型  34-39
    3.2.1 SPICE 模型  34
    3.2.2 IBIS 模型  34-39
   3.3 基于 Cadence 的 SI 仿真步骤  39-40
  3.4 本章小结  40-41
第四章传输线反射基础理论及仿真研究  41-65
  4.1 反射的形成机理  41-43
  4.2 影响反射的因素  43-55
    4.2.1 阻性负载所引起的反射问题  43-44
    4.2.2 容性负载所引起的反射问题  44-49
    4.2.3 感性突变所引起的反射问题  49-51
    4.2.4 短传输线引起的反射问题  51-53
    4.2.5 传输线延时对反射问题的影响  53-55
  4.3 端接技术研究  55-63
    4.3.1 点对点拓扑各种端接策略  55-59
    4.3.2 点对点拓扑各种端接策略比较  59-60
    4.3.3 点对多点拓扑端接  60-61
    4.3.4 差分线端接  61-63
  4.4 本章小结  63-65
第五章传输线串扰基础理论及仿真研究  65-81
  5.1 串扰的形成机理  65-73
    5.1.1 串扰的定义  65-66
    5.1.2 耦合噪声与饱和长度  66-67
    5.1.3 容性耦合  67-69
    5.1.4 感性耦合  69
    5.1.5 近端串扰（NEXT）  69-71
    5.1.6 远端串扰(FEXT)  71-73
  5.2 常见传输线串扰计算  73
  5.3 影响串扰的因素  73-79
    5.3.1 电流流向对串扰的影响  74-75
    5.3.2 两线间距P 与两线耦合长度L 对串扰的影响  75-76
    5.3.3 干扰源信号频率对串扰的影响  76-77
    5.3.4 传输线特征阻抗对串扰的影响  77-78
    5.3.5 反射对串扰的影响  78-79
  5.4 减小串扰的措施  79-80
  5.5 本章小结  80-81
第六章基于CADENCE_ ALLEGRO 的信号完整性仿真在设计实例中的应用  81-107
  6.1 高速PCB 设计要点  81-84
    6.1.1 层叠设计  81-82
    6.1.2 布局要点  82
    6.1.3 过孔问题  82-83
    6.1.4 走线要点  83-84
  6.2 布局前仿真  84-98
    6.2.1 仿真前的准备  84
    6.2.2 关键网络仿真分析  84-98
  6.3 布线后拓扑提取与验证  98-105
    6.3.1 时钟缓冲芯片到FPGA 网络后仿真  99-100
    6.3.2 AD 时钟信号网络后仿真  100-101
    6.3.3 AD 数据总线后仿真  101-103
    6.3.4 FPGA 与配置芯片控制信号网络后仿真  103-104
    6.3.5 DA 时钟信号网络后仿真  104-105
  6.4 PCB 板实物图  105-106
  6.5 本章小结  106-107
第七章总结与展望  107-109
致谢  109-110
参考文献  110-111
个人简历与攻硕期间取得的研究成果  111-112

基于Cadence的高速PCB信号完整性问题研究、仿真与应用

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