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基于FPGA的伺服电机速度测量算法研究与实现

作　者: 王恕
导　师: 丁汉
学　校: 上海交通大学
专　业: 机械电子工程
关键词: 增量式光电编码器速度测量动态拟合近似最小二乘估计 FPGA Verilog HDL
分类号: TM383.4
类　型: 硕士论文
年　份: 2012年
下　载: 264次
引　用: 3次
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内容摘要

在现代高精度伺服控制系统如数控机床、引线键合机上,通常需要采用增量式光电编码器作为位置传感器,并与对应的时间信息结合,对伺服电机的速度进行精确测量,为闭环控制系统提供速度反馈。然而在实际应用中,由于成本原因,往往只能采用低精度的编码器作为反馈器件。同时由于编码器的制造偏差以及信号传输、测量过程中的各种干扰,进行速度测量的结果会包含较大的误差。因此需要设计合适的速度测量方法,以减小测量误差,提高伺服系统的总体性能。本文首先在对伺服电机速度测量的基本方法进行理论研究和离线实验验证的基础上,分析了速度测量中存在的主要矛盾和需要解决的问题,即如何同时兼顾测量精度与测量的实时性。在对比了学术界提出的几类方法后,决定采用最小二乘估计算法对电机运动曲线进行拟合和速度估计。针对伺服电机速度测量中的具体情况,本文提出了基于动态拟合点选取方法的最小二乘算法,并通过离线实验验证了其在各种不同的速度条件下均具有非常良好的测量效果。为了降低在运动控制板卡的FPGA上实现的难度,同时减少对硬件资源的消耗,本文又对最小二乘算法进行了合理近似,并通过离线实验证明了其测量精度相比于标准算法并没有明显降低,因此可以在实际系统上应用。之后,为了保证运动控制系统的性能,并发挥控制板卡的潜力,本文选择了FPGA作为速度测量算法的实现平台,并采用Verilog HDL语言,编写了一套基于自行设计的浮点数据格式的计算程序。仿真测试的结果表明其计算速度非常快,对FPGA硬件资源的消耗也在可以接受的范围内。在完成算法的实现后,本文通过一系列实验,验证了其在运动控制板卡上进行在线速度测量的能力。实验结果表明采用该算法可以从1万线的低精度编码器获得与16万线高精度编码器非常接近的速度测量精度。这完全达到了预期的目标,也意味着整个课题从算法研究到工程实现的完全成功。

基于FPGA的伺服电机速度测量算法研究与实现

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