学位论文 > 优秀研究生学位论文题录展示

10位高速CMOS流水线型ADC设计

作　者: 孙竟皓
导　师: 孙龙杰
学　校: 西安科技大学
专　业: 微电子学与固体电子学
关键词: 流水线A/D转换器自举采样开关 OTA共享动态比较器延迟锁相环
分类号: TN792
类　型: 硕士论文
年　份: 2010年
下　载: 146次
引　用: 0次
阅　读: 论文下载

内容摘要

系统级芯片是当前CMOS技术发展的潮流,在片上系统(SOC)中一般会将模数转换器(ADC)和数模转换器(DAC)等与数字信号处理(DSP)模块等集成在一个芯片上。随着数字信号处理技术在高分辨率图像、视频处理及无线通信等领域的广泛应用,系统对模数转换器提出了更高的要求,对高速高精度低功耗的模数转换器的需求十分迫切。模数转换器的研究是当前的热点。在各种模数转换器中,流水线型模数转换器由于其分级转换、流水线操作的特点,在实现较高精度的同时,仍可以保持较高的速度和较低的功耗,可以在速度、精度、功耗和芯片面积之间达到最好的折中。本文在TSMC 0.25μm 3.3V CMOS数模混合工艺下设计了一个采样精度10bit、工作频率100MHz的低功耗流水线A/D转换器。本设计前八级为1.5位/级流水线结构,第九级为2位FLASH结构,并使用了数字校正电路来保证转换结果的正确,达到预期的设计目标,且折中考虑了速度、功耗和动态特性的要求。在具体的电路设计中,采用了折叠式共源共栅OTA、CMOS自举采样开关、带有RS触发器的动态比较器等流行的电路技术,降低噪声、失真和失配等非理想因素;通过采用跨导运算放大器(OTA)共享技术来降低系统的功耗和面积;加入了以延迟锁相环(DLL)为核心的时钟稳定电路,保证了采样时钟的稳定性。在Cadence环境下使用Spectre软件对流水线A/D转换器模块电路进行模拟仿真。同时利用Matlab软件对流水线A/D转换器的静态和动态参数进行了计算,并绘制了流水线A/D转换器的整体版图。

全文目录

摘要  2-3
ABSTRACT  3-7
1 绪论  7-11
  1.1 研究背景及意义  7-8
  1.2 国内外研究现状  8-10
  1.3 本课题的主要研究内容  10-11
2 流水线A/D转换器原理  11-33
  2.1 A/D转换器的基本原理  11-12
  2.2 A/D转换器主要性能指标  12-17
    2.2.1 理想A/D转换器  12-14
    2.2.2 静态性能参数  14-16
    2.2.3 动态性能参数  16-17
  2.3 几种典型高速A/D转换器结构  17-24
    2.3.1 全并行A/D转换器(FLASH A/D)  18-19
    2.3.2 两步型A/D转换器(Two-Step FLASH A/D)  19-20
    2.3.3 内插式A/D转换器(Interpolating A/D)  20-21
    2.3.4 折叠型A/D转换器(Folding A/D)  21-22
    2.3.5 过采样A/D转换器(∑-△A/D)  22-23
    2.3.6 高速A/D转换器结构的性能比较  23-24
  2.4 流水线A/D转换器的工作原理  24-26
  2.5 流水线A/D转换器的设计方案  26-27
  2.6 流水线A/D转换器的误差来源  27-32
    2.6.1 比较器失调  27-28
    2.6.2 运算放大器的非理想因素  28-30
    2.6.3 采样时钟抖动  30
    2.6.4 电荷注入和时钟溃通  30-31
    2.6.5 热噪声  31-32
  2.7 本章小结  32-33
3 1.5 位/级A/D转换器模块电路设计  33-53
  3.1 采样/保持电路  33-37
    3.1.1 采样/保持电路工作原理  33-34
    3.1.2 采样/保持电路结构  34-36
    3.1.3 采样开关  36-37
  3.2 余量增益电路  37-39
  3.3 跨导运算放大器  39-46
    3.3.1 运算放大器结构的选择与考虑  39-42
    3.3.2 跨导运算放大器共享  42-45
    3.3.3 OTA的共模反馈电路  45-46
  3.4 子A/D及末级FLASH A/D转换器  46-51
    3.4.1 子A/D转换器结构  46-47
    3.4.2 编码电路的实现  47-48
    3.4.3 比较器  48-51
    3.4.4 末级2bit全并行A/D转换器  51
  3.5 子D/A转换器  51-52
  3.6 本章小结  52-53
4 其它关键单元设计  53-63
  4.1 基准源电路  53-56
  4.2 时钟信号电路  56-60
    4.2.1 时钟信号电路  56-57
    4.2.2 时钟稳定电路  57-60
  4.3 数字校正电路  60-62
  4.4 本章小节  62-63
5 模拟仿真结果及版图  63-70
  5.1 流水线A/D转换器模块电路仿真  63-65
    5.1.1 跨导运算放大器仿真  63
    5.1.2 采样/保持电路仿真  63-64
    5.1.3 基准源电路仿真  64-65
    5.1.4 时钟稳定电路仿真  65
  5.2 系统级仿真  65-67
    5.2.1 静态参数仿真  65-66
    5.2.2 动态参数仿真  66-67
  5.3 版图设计  67-69
  5.4 本章小节  69-70
6 结论  70-71
致谢  71-72
参考文献  72-75
附录  75

10位高速CMOS流水线型ADC设计

内容摘要

全文目录

相似论文