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流水线ADC中采样保持电路的研究与设计

作　者: 苏琴
导　师: 高明伦；尹勇生
学　校: 合肥工业大学
专　业: 微电子学与固体电子学
关键词: 流水线型ADC 采样保持电路栅压自举开关增益提升运算放大器两相非交叠时钟
分类号: TN792
类　型: 硕士论文
年　份: 2010年
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内容摘要

在数字电路处理速度极大提高的情况下,如何快速采样模拟信号并对其进行量化,是系统能否快速处理的一个关键环节。采样保持电路是实现从模拟到数字的接口,其性能高低决定了整个模数转换器的精度与速度。采样保持(S/H)电路作为高速高分辨率流水线型模数转换器中的重要模块一直是模拟混合信号领域的重点研究内容之一。本文基于Chartered 0.18μm ,1.8V电源电压CMOS工艺,研究和设计一个适用于峰峰值为2V的差分输入信号,分辨率为14bit,转换速率为100MHz流水线型模数转换器中的采样保持电路。文中首先根据采样保持电路的基本理论,详细分析了采样开关的非理想效应以及采保运放的性能参数对电路精度和速度的影响;然后在上述理论分析的基础上结合具体系统要求进行采样保持电路设计,包括电荷重分配式采样保持电路总体电路的设计和各模块电路设计:开关电容的选取、栅压自举开关、运算放大器、偏置电路和共模负反馈电路,其中重点设计了带增益提升技术的运算放大器,电路设计完成后进行了相关的版图设计;由于采样保持电路需要在两相非交叠时钟下工作,论文最后设计了两相非交叠时钟产生电路。利用Hspice和Spectre对相关电路进行了仿真。仿真结果表明,在采样保持电路的输入端施加差分电压0.5V和-0.5V,时钟频率为100MHz,此时保持相输出信号最终值在(999.97mV,1.00003V)之间,与理想电压的误差为0.03mV,达到了14位的精度要求。在输入共模电压为1V,单端信号幅度为0.5V,对频率为48.83MHz的正弦波输入信号进行非相干采样,当时钟采样频率为100MHz时,采样保持电路的无杂散动态范围(SFDR)为94.9dB,SNR为91dB,基本满足目标ADC的系统要求。

全文目录

摘要  5-6
ABSTRACT  6-7
致谢  7-12
第一章绪论  12-16
  1.1 研究背景  12-13
  1.2 目前的研究现状和进展  13-14
  1.3 研究范围和主要内容  14-16
第二章采样保持电路基本理论分析及主要设计考虑  16-35
  2.1 采样方法  16-17
  2.2 采样保持器的性能指标  17-18
  2.3 采样保持电路结构分析及选择  18-22
    2.3.1 开环结构  18
    2.3.2 闭环结构  18-22
  2.4 采样开关  22-30
    2.4.1 MOS 开关简介  22-23
    2.4.2 MOS 开关非理想因素的分析  23-30
  2.5 采保运放的设计  30-35
    2.5.1 运算放大器的性能参数  31
    2.5.2 几种运放的结构比较  31-33
    2.5.3 偏置的设计考虑  33
    2.5.4 共模负反馈电路设计  33-35
第三章采样保持电路的设计与实现  35-59
  3.1 采样保持电路的整体设计  35-37
  3.2 采样保持电路各模块设计  37-54
    3.2.1 开关电容的选取  37-38
    3.2.2 栅压自举开关的设计与仿真  38-41
    3.2.3 采样保持放大器的设计与仿真  41-48
    3.2.4 偏置电路的设计  48-50
    3.2.5 共模负反馈电路的设计  50-54
  3.3 采样保持电路总体仿真  54-56
  3.4 采样保持模块版图实现  56-59
    3.4.1 版图设计基本原则  56
    3.4.2 采样保持模块版图实现  56-59
第四章时钟产生电路的设计与仿真  59-62
  4.1 时钟产生电路的设计  59-60
  4.2 时钟产生电路的仿真  60-62
第五章总结与展望  62-63
参考文献  63-66
攻读硕士学位期间发表的论文  66-67

流水线ADC中采样保持电路的研究与设计

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