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DMB-TH系统纠错码应用算法设计仿真与实现研究
作 者: 艾雨
导 师: 周亮
学 校: 电子科技大学
专 业: 通信与信息系统
关键词: 纠错编码 BCH码 LDPC码 DMB-TH FPGA
分类号: TN911.22
类 型: 硕士论文
年 份: 2010年
下 载: 27次
引 用: 0次
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内容摘要
1948年香农发表了编码理论的奠基之作《A Mathematical Theory of Communication》。如今,纠错编码已经是现代通信系统中不可或缺的组成部分。本文基于“数字电视地面传输系统编译码性能仿真与FPGA实现”项目,对DMB-TH系统中的信道编码进行了深入的研究,主要工作成果如下:本文重点研究了LDPC码的编码原理及工程实现中常用的各种软判决译码算法,其中包括:传统的标准和积译码算法,以及工程上改进的最小和译码算法、Normalized最小和译码算法和Offset最小和译码算法。论文针对DMB-TH标准中的LDPC码,分别在AWGN信道及Rayleigh信道下,采用以上四种不同译码算法进行了性能仿真。通过仿真比较发现,在各种不同的调制方式下,标准中的LDPC码都显示出非常好的性能,距离极限性能界仅相差不到1个dB。其中,Normalized最小和译码算法和Offset最小和译码算法性能最优,但是在Rayleigh信道下Normalized最小和译码算法相对Offset最小和译码算法具有更好的稳定性。因此,Normalized最小和译码算法是值得FPGA实现考虑的算法。同时,本文还对LDPC译码器硬件实现中的定点量化问题进行了研究,为今后完成LDPC译码器的设计奠定了基础。论文还讨论了BCH编/译码器以及LDPC码编码器的硬件实现,分析并设计了三种主要的硬件结构,其中包括:10bit并行BCH编码器,10bit并行BCH译码器,254 bit并行LDPC编码器。为了验证设计的正确性,我们在Xilinx公司Virtex-4系列XC4VLX200型号FPGA上实现了码长为7493、码率为0.4的DMB-TH系统的级联码的编码器。全部设计采用Verilog HDL语言描述,编码器的工作时钟频率为100MHz。
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全文目录
摘要 4-5 Abstract 5-11 第一章 绪论 11-21 1.1 信道编码理论的发展历程及研究现状 11-13 1.2 数字电视传输系统中的信道编码技术 13-19 1.3 论文的主要工作与结构安排 19-21 第二章 DMB-TH 系统纠错码的基础知识 21-45 2.1 BCH 码的基础知识 21-25 2.1.1 有限域 21-22 2.1.2 BCH 码的定义及编码 22-23 2.1.3 BCH 码的译码 23-25 2.2 LDPC 码的基础知识 25-39 2.2.1 二元LDPC 码的定义 25-28 2.2.2 LDPC 码的编码 28-34 2.2.3 LDPC 码的译码 34-39 2.3 级联码 39-40 2.4 DMB-TH 系统的前向纠错码 40-43 2.4.1 DMB-TH 系统介绍 40 2.4.2 DMB-TH 系统的信道编码方案 40-43 2.5 本章小结 43-45 第三章 DMB-TH 系统纠错码的译码算法研究与仿真 45-58 3.1 符号星座映射 45-48 3.2 未量化的仿真结果 48-54 3.2.1 四种译码算法在AWGN 信道下的性能 48-51 3.2.2 四种译码算法在Reyleigh 信道下的性能 51-53 3.2.3 不同迭代次数下的性能 53-54 3.3 量化后的仿真结果 54-57 3.4 本章小结 57-58 第四章 DMB-TH 系统前向纠错码的部分编/译码器设计 58-73 4.1 DMB-TH 系统BCH 编/译码器的设计 58-65 4.1.1 串行BCH 编码算法研究 58-59 4.1.2 并行BCH 编码算法研究 59-61 4.1.3 并行BCH 译码算法研究 61-62 4.1.4 并行BCH 编码器的FPGA 实现 62-64 4.1.5 并行BCH 译码器的FPGA 实现 64-65 4.2 DMB-TH 系统LDPC 编码器的设计 65-70 4.2.1 DMB-TH 系统 LDPC 编码算法研究 65-67 4.2.2 DMB-TH 系统LDPC 编码器的FPGA 实现 67-70 4.3 级联码编码器的FPGA 实现 70-72 4.4 本章小结 72-73 第五章 总结 73-75 致谢 75-76 参考文献 76-79 个人简历 79-80 攻读硕士学位期间的研究成果 80-81 附录 A 81-83
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 通信 > 通信理论 > 信息论 > 信道编码理论
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