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GPS基带处理器设计及FPGA实现

作　者: 谭亮宏
导　师: 姜小波；金巍
学　校: 华南理工大学
专　业: 集成电路工程
关键词: GPS 基带处理器捕获跟踪 Verilog FPGA
分类号: P228.4
类　型: 硕士论文
年　份: 2011年
下　载: 159次
引　用: 1次
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内容摘要

随着卫星和无线通信技术的发展,定位导航技术已经进入了人们生活和工作的各个角落。集成电路工艺水平在不断提高,高集成度SOC(System on Chip)已经成为当今芯片设计的重要发展方向。本论文以美国卫星定位GPS系统为研究对象,以无线整合SOC芯片的需求为应用背景,讨论并设计其中的GPS基带处理器核。论文首先从数字信号处理入手,搭建MATLAB进行通信系统仿真。分析了GPS中频数字信号的各种捕获算法,比较各自的算法复杂度,结合硬件实现的可行性和资源占用,提出采用伪随机码串行,多普勒频移并行的简化压缩型捕获算法。根据该算法,对基带处理器的捕获电路架构设计进行优化。通过MATLAB仿真证明,基于这种架构的基带处理器在大幅度节省相关器资源的同时,单颗卫星的捕获时间可以控制一秒钟以内。既保证了一定的捕获速度,又减小了芯片的面积,节省芯片功耗,适合应用到无线整合SOC芯片中。在卫星的信号跟踪电路上,为处理核配置8个卫星通道,每个通道采用独立的全硬件自适应跟踪环路设计,使用Cordic算法统一实现载波环路鉴相器和C/A码环路鉴相器,通过二阶数字滤波器控制本地的载波数控振荡器和码发生器实现卫星信号的相关解调。论文给出了卫星通道中各个模块详细VLSI设计方案和功能验证,并论述了方案的可行性以及各个模块之间的联系。在基带处理器核的FPGA验证上,截取30s实测卫星中频数据,在Modelsim环境中对基带处理器进行综合和功能仿真,得到Modelsim仿真结果与MATLAB中解调出来的导航电文对比,分析表明该处理核的性能达到预定目标。

全文目录

摘要  5-6
Abstract  6-10
第一章绪论  10-16
  1.1 背景与意义  10-11
    1.1.1 卫星导航技术的发展  10-11
    1.1.2 无线SOC 芯片的发展  11
  1.2 国内外研究现状  11-15
    1.2.1 国外研究现状  12-13
    1.2.2 国内研究现状  13-15
  1.3 论文研究主要问题与内容安排  15
  1.4 本章小结  15-16
第二章 GPS 卫星系统及导航信号  16-28
  2.1 全球卫星导航系统简介  16-21
    2.1.1 GPS  16-18
    2.1.2 GLONASS  18-19
    2.1.3 Galileo  19
    2.1.4 COMPASS  19-21
    2.1.5 GNSS 接收机及发展趋势  21
  2.2 GPS 系统原理  21-27
    2.2.1 GPS 卫星分布  21-22
    2.2.2 GPS 信号的基本结构  22-24
    2.2.3 GPS 信号中的伪随机码  24-26
    2.2.4 GPS 信号中的导航电文  26-27
  2.3 本章小结  27-28
第三章 GPS 基带信号处理  28-50
  3.1 GPS 信号捕获研究和分析  28-35
    3.1.1 信号捕获的基本概念  28-29
    3.1.2 伪码相位串行-多普勒频移串行捕获  29-30
    3.1.3 伪码相位并行-多普勒频移串行捕获  30-31
    3.1.4 伪码相位并行-多普勒频移并行捕获算法  31-32
    3.1.5 改进型伪码相位串行-多普勒频移串行捕获分析  32-35
  3.2 GPS 信号跟踪研究和分析  35-48
    3.2.1 锁相环的基本原理  35-39
    3.2.2 载波跟踪环  39-42
    3.2.3 伪码跟踪环  42-45
    3.2.4 GPS 接收机中的跟踪  45-48
  3.3 本章小结  48-50
第四章 GPS 基带处理器的VLSI 设计和实现  50-72
  4.1 GPS 基带处理器的整体设计规划  50-51
    4.1.1 GPS 射频前端  50-51
    4.1.2 GPS 基带接收机  51
  4.2 基带处理器的整体设计规划  51-54
  4.3 控制器模块  54
  4.4 本地信号发生器  54-59
    4.4.1 载波数控振荡器  54-57
    4.4.2 C/A 码数控振荡器  57
    4.4.3 C/A 码发生器  57-59
  4.5 混频单元  59-60
  4.6 积分清零单元  60-61
  4.7 载波环路和码环路鉴相  61-66
    4.7.1 Cordic 算法及鉴相器设计  61-63
    4.7.2 PLL 鉴相器设计  63-65
    4.7.3 FLL 鉴相器设计  65
    4.7.4 DLL 鉴相器设计  65-66
  4.8 载波环路鉴相器和码环路鉴相器  66-68
  4.9 数据缓存单元  68-69
  4.10 FFT 单元  69-71
  4.11 功率比较单元  71
  4.12 本章小结  71-72
第五章 GPS基带处理器的FPGA验证  72-78
  5.1 基带处理器的工作流程  72-75
  5.2 基带处理器的功能仿真  75
  5.3 本章小结  75-78
第六章总结和展望  78-80
参考文献  80-84
攻读硕士学位期间取得的研究成果  84-86
致谢  86-87

GPS基带处理器设计及FPGA实现

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