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基于FPGA的软核处理器及DDFS实现

作　者: 李玉刚
导　师: 陈焕文
学　校: 哈尔滨工业大学
专　业: 信号与信息处理
关键词: 现场可编程门阵列 DDFS SOPC 流水线技术
分类号: TP332.1
类　型: 硕士论文
年　份: 2009年
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内容摘要

直接数字频率合成(DDFS)是一种全数字化的频率合成技术,所产生的信号具有信号稳定、频率分辨率高、频率切换速度快、相位连续以及可以产生任意波等诸多优点。为了实现对DDFS的控制,论文采用了NiosⅡ软核处理器以及SOPC技术。通过SOPC Builder工具生成NiosⅡ软核处理器系统,从而将NiosⅡ软核处理器、PIO接口、JTAG UART、片上RAM、SSRAM控制器,FLASH控制器以及定时器集成在了一块FPGA芯片上,实现了处理器的所有功能。通过NiosⅡ软核处理器编写C程序控制DDFS的频率字来实现不同频率波形的正弦波的产生。NiosⅡ软核处理器提高了系统的集成度,有利于系统的小型化,降低了成本。论文提出了本系统所要实现的功能,在系统设计中,利用Altera公司的设计工具QuartusⅡversion 8.0的软件编程和原理图的设计方法,将FPGA技术和DDFS技术相结合,完成了DDFS系统各个模块的设计。为了减少硬件的复杂性,降低芯片面积和功耗,提高芯片工作频率,对于DDFS数字组件,论文对其进行了优化设计。采用流水线技术设计了32位相位累加器,大大提高了系统的工作频率;实现了一种基于三角近似法的高压缩比的DDFS,有效的降低了查找表的存储量,降低了FPGA的功耗和芯片资源;在高压缩的DDFS中采用了截断乘法器,截断乘法器与标准乘法器相比,降低了一半的逻辑资源和功耗。最后给出了系统整体的SOPC设计方案,其中包括基于NiosⅡ软核处理器的SOPC嵌入式系统的硬件设计和NiosⅡ软核处理器对DDFS数字组件的控制的C语言的实现,并给出了系统各个模块的仿真结果和测试结果,验证了本系统本系统方案设计的正确性和基于NiosⅡ处理器实现可编程片上系统的可行性。

全文目录

摘要  4-5
Abstract  5-9
第1章绪论  9-16
  1.1 课题研究的背景和意义  9-10
  1.2 国内外频率合成技术的研究现状及分析  10-13
    1.2.1 频率合成技术概况及实现方法  10-11
    1.2.2 DDFS 技术概述  11-13
  1.3 国内外软核处理器的研究现状及分析  13-15
    1.3.1 SOPC 技术  13-14
    1.3.2 NiosⅡ软核处理器概述  14-15
  1.4 论文研究主要内容及结构  15-16
第2章基于FPGA 的NiosⅡ软核处理器的设计  16-32
  2.1 硬件描述语言  16-17
  2.2 FPGA 集成开发环境  17-19
    2.2.1 QuartusⅡ的设计特点  17-18
    2.2.2 QuartusⅡ的设计流程  18-19
  2.3 FPGA 设计技术  19-21
    2.3.1 可编程逻辑器件概述  19-20
    2.3.2 FPGA 技术的发展动向  20-21
  2.4 NiosⅡ处理器系统  21-22
  2.5 NiosⅡ系统的设计流程  22-23
  2.6 NiosⅡ硬件系统的具体实现  23-28
  2.7 NiosⅡ处理器系统的软件设计  28-31
  2.8 本章小结  31-32
第3章基于FPGA 的DDFS 组件及其优化设计  32-57
  3.1 DDFS 工作原理  32-35
  3.2 DDFS 的结构  35-36
  3.3 DDFS 的频谱分析  36-38
  3.4 DDFS 的杂散来源及分析  38
  3.5 基于三角近似的ROM 压缩方法  38-44
  3.6 乘法器的优化-定宽截断式乘法器  44-45
  3.7 基于流水线结构的相位累加器  45-46
  3.8 优化后的DDFS 组件的FPGA 实现  46-54
  3.9 优化性能比较  54-56
  3.10 本章小结  56-57
第4章系统方案、验证及实验结果  57-65
  4.1 设计方案比较  57-59
  4.2 本论文采用的整体设计方案  59
  4.3 基于FPGA 的DDFS 的SOPC 片上系统设计  59-61
  4.4 系统调试与验证  61-62
  4.5 系统实验结果  62-64
  4.6 本章小结  64-65
结论  65-67
参考文献  67-71
致谢  71

基于FPGA的软核处理器及DDFS实现

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