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基于FPGA边界扫描单元的多芯片数字测试

作　者: 龚银水
导　师: 姜小波；李慧云
学　校: 华南理工大学
专　业: 集成电路工程
关键词: FPGA BSC 扩展菊花链芯片互联线边界扫描测试
分类号: TN407
类　型: 硕士论文
年　份: 2011年
下　载: 82次
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内容摘要

随着集成电路规模越来越大和SOC系统的设计发展,芯片测试困难,可测性设计提上日程。边界扫描测试是板级测试中的优选,面对高密度多芯片封装系统中复杂的互联测试和芯片功能测试,如何快速准确的进行功能测试和互联测试成为多芯片封装系统亟待研究的领域。本文在研究可测性设计的基础上,重点研究了边界扫描原理和菊花链连接方式,针对多芯片封装系统测试提出了基于FPGA大量边界扫描单元BSC的扩展菊花链进行多芯片封装系统测试,通过搭建多芯片封装系统的软硬件平台完成测试分析结果,并从理论上利用可测性度量算法SCOAP对芯片设计的改动进行可控制性和可观测性提高进行度量。本文主要综述了可测性设计的各种结构测试并重点分析了边界扫描原理和边界扫描结构,以及芯片测试的发展动态。边界扫描测试是板级测试中的优选,可编程逻辑器件FPGA拥有大量的边界扫描单元BSC,在边界扫描原理的基础上,针对多芯片封装系统中常包含非边界扫描结构的芯片,提出了基于FPGA边界扫描单元的多芯片数字测试方法,使非JTAG结构芯片与边界扫描芯片一起统一测试,高效全自动化的提高多芯片测试效率,并通过搭建软硬件系统平台完成了多芯片封装系统的测试。最后也对本文提出的方法的缺点进行了总结与展望。本文所提出的新方法即是利用FPGA的扩展菊花链提高待测芯片的可控制性和可观测性的方法,多芯片封装中不支持边界扫描测试结构的芯片,通过引脚引出连接到可编程逻辑器件FPGA的边界扫描单元,是芯片利用外部FPGA提供的边界扫描单元形成边界扫描菊花链,再通过PC机上的边界扫描测试软件对其进行连接性测试。

全文目录

摘要  5-6
ABSTRACT  6-9
第一章绪论  9-15
  1.1 研究背景  9
  1.2 可测性设计  9-11
  1.3 国内外芯片测试研究动态  11-12
  1.4 课题的提出以及本文的研究工作  12-14
  1.5 本章小结  14-15
第二章芯片封装测试和边界扫描  15-34
  2.1 芯片测试应用  15-22
    2.1.1 内部扫描测试和虚拟扫描应用  15-18
    2.1.2 内建自测试应用  18-19
    2.1.3 边界扫描测试标准和多芯片测试应用  19-22
  2.2 边界扫描原理  22-24
  2.3 边界扫描JTAG 结构  24-32
    2.3.1 边界扫描TAP 控制器  25-27
    2.3.2 边界扫描单元  27-31
    2.3.3 数据寄存器和指令寄存器  31-32
  2.4 边界扫描控制器  32
  2.5 本章小结  32-34
第三章多芯片封装系统软硬件搭建测试  34-47
  3.1 基于FPGA 的扩展DUT 菊花链  34-38
  3.2 搭建多芯片封装测试硬件平台  38-39
  3.3 搭建多芯片封装测试软件平台  39-43
    3.3.1 XJTAG 边界扫描软件系统介绍  39
    3.3.2 XJTAG 建立工程描述  39-42
    3.3.3 LabVIEW 介绍以及项目集成到NI PXI-1045  42-43
  3.4 本文多芯片封装测试编码原理  43-44
  3.5 多芯片封装测试系统结果  44-45
  3.6 本章小结  45-47
第四章可测性度量  47-53
  4.1 可测性概念  47
  4.2 可测性度量算法  47-48
  4.3 利用可测性度量算法SCOAP 进行时序电路度量  48-52
  4.4 本章小结  52-53
总结与展望  53-55
参考文献  55-58
攻读硕士学位期间取得的研究成果  58-59
致谢  59-60
附件  60

基于FPGA边界扫描单元的多芯片数字测试

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