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高性能CPU存储控制器优化设计
作 者: 王宏燕
导 师: 邢座程
学 校: 国防科学技术大学
专 业: 软件工程
关键词: 存储控制器 地址映射 访存调度 缓冲行
分类号: TP332
类 型: 硕士论文
年 份: 2012年
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内容摘要
存储器的访问速度对处理器性能的发挥起着不可忽视的作用,在多核多线程处理器中尤甚。存储器访问的速度受存储控制器的制约。存储控制器决定计算机系统所能使用的最大内存容量、存储体数、内存的类型和速度、内存颗粒的数据深度和数据宽度等重要参数。存储控制器设计的好坏直接影响处理器性能的高低。本文的研究对象是X处理器中存储控制器的优化设计。X处理器是一款高性能处理器,可支持多线程和SIMD。它内部集成16个核,每个核拥有4个线程,运算部件由两套整数处理部件,一套向量处理部件,一套浮点处理部件和一套存取部件构成。该处理器片上内集成了4个双通道存储控制器,可支持并行访存。当处理的运算集非常大时,运算数据量会十分庞大,加大内存的访存压力;虽然多个存储控制器并行执行,在一定程度上缓解了访存压力,但是访存地址流会比较分散,使得存储控制器的功能无法充分发挥。本文在深入研究X处理器和DDR3SDRAM的基础上,以降低访存延时为目的,仔细分析了现有存储控制器的基本结构,做了优化改进。为了提高程序局部性、访存体并行性和行局部性,本文设计了全异或地址映射方式;为了增加访存命令行命中率,减少读写切换延迟,本文设计了分层访存调度器,分别在体内调度和体间调度两个层次对请求重新排序,设置了防饿死机制,尽可能的提高了存储器带宽利用率;为了降低活跃页频繁开启和关闭所带来的延迟,本文在片上缓冲和存储控制器之间增加了虚拟缓冲行模块,达到了增加活跃页个数的目的。本文采用verilog描述语言对存储控制器优化设计进行了逻辑描述,对优化后整体结构进行了全面的功能验证,保证了存储控制器工作的正确性。最后,对优化前后的结构进行了详细的性能测试和对比,优化后带宽从原来的5.88GB/s达到了18.55GB/s,体现了本文优化设计的优越性。
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全文目录
摘要 9-10 Abstract 10-11 第一章 绪论 11-18 1.1 课题来源 11-13 1.2 如何缓解存储墙问题 13-15 1.3 存储控制器概述 15-16 1.4 课题的主要工作及研究成果 16-17 1.4.1 课题的主要工作 16 1.4.2 课题的研究成果 16-17 1.5 论文的组织结构 17-18 第二章 存储器 18-28 2.1 存储器结构 18-20 2.2 DDR3 SDRAM 命令分析 20-25 2.3 DDR3 SDRAM 时序分析 25-27 2.4 小结 27-28 第三章 原型结构及优化设计方法研究 28-38 3.1 存储控制器基本结构 28-31 3.1.1 X 处理器 28-29 3.1.2 存储控制器基本结构 29-31 3.1.3 优化设计方向 31 3.2 地址映射方式相关研究 31-34 3.2.1 数据读写过程 31-32 3.2.2 地址映射方式 32-34 3.3 访存调度算法相关研究 34-36 3.3.1 访存调度 34-35 3.3.2 调度策略 35-36 3.4 应用现状 36-37 3.5 小结 37-38 第四章 存储控制器优化设计 38-60 4.1 地址映射优化设计 39-44 4.1.1 基本地址映射方式 39-41 4.1.2 全异或地址映射方式 41-42 4.1.3 读写请求队列 42-44 4.2 分层访存调度 44-56 4.2.1 分层调度结构 44-45 4.2.2 仲裁器 45-47 4.2.3 体内调度算法 47-49 4.2.4 体间调度算法 49-51 4.2.5 逻辑结构 51-53 4.2.6 防饿死机制 53-56 4.3 增加缓冲行 56-59 4.4 小结 59-60 第五章 功能验证和性能分析 60-69 5.1 存储控制器的模拟验证 60-64 5.1.1 验证平台 60-61 5.1.2 NC-Verilog 模拟仿真器 61-62 5.1.3 功能模拟结果分析 62-64 5.2 性能评估 64-68 5.2.1 性能评估流程 64-65 5.2.2 性能分析 65-68 5.3 小结 68-69 第六章 总结与展望 69-71 6.1 工作总结 69-70 6.2 研究展望 70-71 致谢 71-72 参考文献 72-76 作者在学期间取得的学术成果 76
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中图分类: > 工业技术 > 自动化技术、计算机技术 > 计算技术、计算机技术 > 电子数字计算机(不连续作用电子计算机) > 运算器和控制器(CPU)
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