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基于FPGA的JPEG图像压缩算法实现

作　者: 朴圣龙
导　师: 赵安邦
学　校: 哈尔滨工程大学
专　业: 电子与通信工程
关键词: 数字图像压缩 FPGA JPEG Verilog
分类号: TN919.81
类　型: 硕士论文
年　份: 2013年
下　载: 47次
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内容摘要

图像数据量庞大，而水声信道的传输能力有限，如果想要实时的显示出图像声呐所采集的图像，就必须先对图像数据进行压缩。本文应用了Verilog HDL通过Altera公司的Quartus II9.0设计并实现了一种适用于声呐图像压缩的JPEG基本模式编码器。JPEG是当前主流的图像压缩标准，互联网上可以很容易找到大量的JPEG格式的图片。图像处理的数据吞吐量很高，为了取得很好的实时性，越来越多的设计采用并行能力强大的FPGA来实现。本文首先简单介绍了图像压缩技术与图像压缩标准的发展历史，之后又详细叙述了基于FPGA的JPEG标准基本模式的编码器的实现方案，在FPGA平台上构建了一个JPEG图像压缩系统，同时针对该系统各功能模块的设计思路，给出了详尽的描述。其中采用NIOS II软核构建系统的CPU，Verilog HDL语言设计JPEG编码器模块。二维DCT变换采用了陈氏算法，然后以乘法代替量化时进行的除法操作，通过控制量化模块的读地址实现Zigzag排序，以查找表的形式快速实现DC系数和AC系数的Huffman编码。先后对设计进行了功能仿真测试和硬件测试，硬件测试在Altera公司的Cyclone II系列芯片上进行。将源图像数据通过rs232串口输入，将压缩好的数据通过rs232串口传输至PC机上，在PC机上通过第三方软件进行解码，最终能够显示完整图片。最终测试结果表明，本设计达到了预定的目标，实现了JPEG标准基本模式的编码器。

全文目录

摘要  5-6
ABSTRACT  6-9
第1章绪论  9-16
  1.1 论文背景和意义  9-10
  1.2 图像压缩编码技术发展  10-13
  1.3 开发环境介绍  13-14
    1.3.1 Quartus II 介绍  13
    1.3.2 Verilog HDL 介绍  13-14
    1.3.3 FPGA 概述  14
  1.4 本论文的主要研究内容  14-15
  1.5 论文结构安排  15-16
第2章 JPEG 标准的基本原理  16-29
  2.1 JPEG 图像压缩简介  16
  2.2 JPEG 基本模式编码流程  16-23
    2.2.1 JPEG 压缩预处理  16-17
    2.2.2 DCT 变换  17-18
    2.2.3 量化  18-19
    2.2.4 Zigzag 排列  19-20
    2.2.5 熵编码  20-23
  2.3 JPEG 文件交换格式  23-26
  2.4 JPEG 解码概述  26-28
  2.5 本章小结  28-29
第3章编码器的设计与实现  29-45
  3.1 系统总体框图  29
  3.2 NIOS II 软核设计  29-31
    3.2.1 组件添加方法  30-31
    3.2.2 资源消耗分析  31
  3.3 NIOS II 程序设计  31-32
  3.4 编码器的 HDL 设计  32-43
    3.4.1 二维 DCT 变换模块  33-36
    3.4.2 量化模块  36-37
    3.4.3 熵编码模块  37-40
    3.4.4 码流组装模块  40-43
  3.5 本章小结  43-45
第4章编码器各模块测试  45-62
  4.1 NIOS II 软核部分测试  45-46
  4.2 编码器模块测试  46-54
    4.2.1 DCT 变换模块测试  46-49
    4.2.2 量化模块测试  49-50
    4.2.3 EOB 标记模块测试  50-51
    4.2.4 桶形移位寄存器模块测试  51-53
    4.2.5 编码及输出模块整体测试  53-54
  4.3 JPEG 编码系统整体测试  54-61
  4.4 本章小结  61-62
结论  62-63
参考文献  63-67
致谢  67

基于FPGA的JPEG图像压缩算法实现

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