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基于FPGA的高效LDPC译码器的研究

作　者: 姜莹
导　师: 张立军
学　校: 北京交通大学
专　业: 信息网络与安全
关键词: LDPC码最小和译码器 FPGA 高吞吐量可配置
分类号: TN911.22
类　型: 硕士论文
年　份: 2014年
下　载: 23次
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内容摘要

摘要：低密度奇偶校验(LDPC)码是一种近Shannon限高效线性分组码,已为许多通信标准采纳。现代高速通信对译码器速率的要求,使得LDPC码的硬件译码器设计与实现成为LDPC码研究领域的热点。FPGA具有并行性和高速运行的特点,成为LDPC译码器的不二之选,本文的工作亦基于FPGA平台实现。在分析比较了LDPC码的几种软判决译码算法,综合考虑了算法的复杂度和译码性能后,选择了性能优异且复杂度较低的最小和算法作为译码器的算法基础。以此为契机,针对目前LDPC码硬件译码器结构不够灵活、片上资源消耗偏大的问题,提出了基于最小和算法的两种高效LDPC译码器,并在Xilinx公司的FPGA平台上验证。一种是适用于所有LDPC码的可配置的译码器,它将所有码都当做随机码进行处理,对译码过程中信息存储方式的优化和流水线的处理方式,在保证吞吐量的前提下,使译码器最大限度地减少了片上资源的消耗。分别选择了准循环LDPC码和随机LDPC码进行验证,与传统的部分译码器相比,该译码器使用的片上RAM资源比部分译码器降低一半以上,同时吞吐量几乎保持不变。另一种则充分利用了准循环LDPC码的特点,能够并行更新校验节点和变量节点的高吞吐量译码器。在校验节点更新结束后,对信息进行存储的同时,通过地址映射对变量节点进行处理,从而消除了变量节点和校验节点更新之间的等待时间,使得译码器的吞吐量得到提升。选择了IEEE802.11ad标准中1/2码率的LDPC码字在BPSK调制模式下进行仿真,当主频为100MHz时,得到：200Mbps的吞吐量。与传统的部分译码器相比,吞吐量提高了将近1/3。为了对译码器的译码性能进行验证,在Xilinx Spartan-6FPGA平台上设计实现了LDPC码仿真系统的全部子模块,包括编译码模块,高斯噪声发生器,信道模拟模块。仿真结果表明,硬件译码器的性能与Matlab得到的结果一致。

全文目录

致谢  5-6
中文摘要  6-7
ABSTRACT  7-10
1 引言  10-15
  1.1 数字通信与信道编码发展现状  10-12
  1.2 LDPC码硬件译码器的研究和发展现状  12-13
  1.3 本文主要创新点  13-15
2 LDPC码以及译码算法简介  15-22
  2.1 LDPC码定义  15-17
    2.1.1 校验矩阵表示方法  15-16
    2.1.2 LDPC码的Tanner图表示方法  16-17
  2.2 LDPC码译码算法  17-22
    2.2.1 概率域BP算法  17-18
    2.2.2 LLR-BP算法  18-21
    2.2.3 最小和算法  21-22
3 基于FPGA的LDPC码仿真平台实现  22-33
  3.1 系统整体设计方案  22-23
  3.2 高斯白噪声信号发生器  23-26
  3.3 LDPC编码器  26-27
  3.4 AWGN信道模拟  27-29
  3.5 LDPC码译码器结构  29-31
  3.6 实验结果  31-33
4 可配置的低资源消耗LDPC译码器  33-40
  4.1 译码器信息寻址  33-34
  4.2 译码器节点信息更新  34-37
  4.3 译码器整体设计  37-38
  4.4 实验结果及性能分析  38-40
5 节点并行更新的高速QC-LDPC译码器  40-51
  5.1 译码器信息存储  41
  5.2 译码器节点更新  41-48
    5.2.1 变量节点更新  42-45
    5.2.2 校验节点更新  45-48
  5.3 译码判决输出  48-49
  5.4 实验结果及性能分析  49-51
6 结论与展望  51-52
参考文献  52-55
作者简历  55-57
学位论文数据集  57

基于FPGA的高效LDPC译码器的研究

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