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一种14位逐次逼近模数转换器的设计

作　者: 杨明
导　师: 赵毅强
学　校: 天津大学
专　业: 微电子学与固体电子学
关键词: 逐次逼近 模数转换器 数字校准 比较器
分类号: TN792
类　型: 硕士论文
年　份: 2012年
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内容摘要


模数转换器电路可实现模拟量到数字量的转换，是混合信号集成电路与系统的重要组成部分，已经广泛应用于便携式设备、工业控制等领域。逐次逼近型模数转换器（SAR ADC）由于其具有结构简单、功耗较低，转换速率适中和低温性能好等综合优势，成为红外探测器低温读出电路的核心模块。同时成像系统对ADC转换精度的要求不断提高，受芯片制造过程中电容匹配精度的影响，12位以上的SARADC需要进行数字校准。本文针对一种用于面阵红外探测器读出电路的14位SARADC开展设计。论文详细介绍了ADC的系统架构、工作原理和评价指标，系统分析了SARADC的非理想因素，提出了一种可以分辨正负误差电压的数字校准算法。本设计主要分为三个部分：（1）DAC采用三段式电容阵列，使用的单位电容仅为96个，节省了芯片的面积，采用特定的时序获取校准码，通过校准码可实现-5mV5mV的电压补偿量程，通过设计校准DAC，可实现20uV的补偿精度；（2）使用两款比较器相互配合，提高了本设计的SAR ADC的校准精度和转换速度。其中，用于获取校准码的比较器可以有效分辨20uV的电压差，用于数据转换的比较器可以在39ns的时间内分辨75uV的电压差；（3）版图设计时考虑了主DAC和校准DAC中电容的匹配，通过良好的隔离，确保校准DAC准确地获取校准码，有效地提高了ADC的精度。论文工作对电路进行了前仿真，完成了电路的版图设计并进行了后仿真工作。本文设计的SAR ADC采用charted0.35um2P4M的工艺进行设计，芯片的版图面积为2.332mm2.975mm。后仿结果表明，本设计的SAR ADC在500kS/s的采样率下其DNL在-11.2LSB区间范围内，INL在-5.31.1LSB区间范围内，SNDR为76.49dB，有效位数为12.4位。

全文目录


摘要  3-4
Abstract  4-7
第一章 引言  7-14
  1.1 研究背景及意义  7
  1.2 几种常见的 ADC  7-12
    1.2.1 全并行 ADC（Flash ADC）  7-8
    1.2.2 两步式 ADC（Two-Step ADC）  8-9
    1.2.3 流水线型 ADC（Pipeline ADC）  9-10
    1.2.4 逐次逼近 ADC（Successive Approximation ADC）  10-11
    1.2.5 Delta-Sigma( )ADC  11-12
  1.3 SAR ADC 的发展趋势  12-13
  1.4 文章结构  13-14
第二章 数据转换器原理  14-26
  2.1 基本原理  14-21
    2.1.1 采样  14
    2.1.2 时钟抖动  14-16
    2.1.3 量化  16-19
    2.1.4 kT/C 噪声  19-20
    2.1.5 离散傅里叶转换和快速傅里叶转换  20-21
  2.2 ADC 的主要性能参数  21-25
    2.2.1 分辨率（Resolution）  21-22
    2.2.2 信号噪声失真比（Signal to Noise Distortion Ratio，SNDR）  22-23
    2.2.3 失调误差（Offset Error）  23
    2.2.4 增益误差（Gain Error）  23-24
    2.2.5 微分非线性误差（Differential Nonlinearity Error）  24
    2.2.6 积分非线性误差（Integral Nonlinearity Error）  24-25
  2.3 本章小结  25-26
第三章 SARADC 中的非理想因素  26-34
  3.1 电荷再分配型 SAR ADC 原理  26-28
  3.2 电容失配  28-30
  3.3 寄生效应  30-31
  3.4 电荷注入效应和时钟馈通效应  31-33
  3.5 本章小结  33-34
第四章 SARADC 中的电路设计  34-55
  4.1 整体架构  34
  4.2 主 DAC 的设计  34-38
    4.2.1 二进制加权电容阵列  34-35
    4.2.2 两段式结构  35-37
    4.2.3 三段式结构  37-38
  4.3 校准 DAC 的设计  38-43
    4.3.1 校准流程  38-41
    4.3.2 校准 DAC 的设计  41-43
  4.4 用于获取校准码的比较器设计  43-50
    4.4.1 整体架构  43-45
    4.4.2 第一级运放的设计  45-47
    4.4.3 第二级运放的设计  47-48
    4.4.4 锁存器的设计  48-50
  4.5 用于数据转换的比较器设计  50-51
  4.6 数字逻辑部分设计  51-54
    4.6.1 状态机的设计  51-53
    4.6.2 数字时序的优化  53-54
  4.7 本章小结  54-55
第五章 仿真结果  55-66
  5.1 功能仿真  56-60
  5.2 性能仿真  60-65
  5.3 本章小结  65-66
第六章 总结与展望  66-68
参考文献  68-70
发表论文和参加科研情况说明  70-71
致谢  71

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中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 数字电路 > 数模、数模转换电路
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