学位论文 > 优秀研究生学位论文题录展示

8ns 4M_bit高可靠性静态随机存储器

作　者: 王燕
导　师: 郭辉萍
学　校: 苏州大学
专　业: 电子与通信工程
关键词: 静态存储器字线局部译码电路冗余修补电路噪声容
分类号: TP333
类　型: 硕士论文
年　份: 2011年
下　载: 8次
引　用: 0次
阅　读: 论文下载

内容摘要

目前,随着市场对高速、高可靠性静态随机存储器(SRAM)越来越多的需求,文章提出了一个256k×16bit高性能SRAM的设计。本文主要有两个创新点:其一,为了达到高速的要求,我们提出了一种新型的译码结构,存储阵列分高低位各四个子阵列,数据读出写入时,由UB、LB高低位选择信号进行选择,高低八位数据分别由四个子阵列同时选通两位得到,而常用SRAM都是在一个阵列中选择八位,这样会造成在靠近输出端和远离输出端的信号输出时间不同,本设计的译码结构避免了此类问题。其二,介于SRAM集成度高、制造过程中容易产生错误单元的特性,设计中增加了冗余逻辑和熔丝(FUSE)来替代SRAM中的错误单元,以提高成品率。该4M_bitSRAM芯片采用SMIC0.18μm标准工艺,在每个I/OPAD端口挂50pF电容的情况下进行仿真。与国外使用0.18um工艺设计的同类产品相比,本文的SRAM访问速度仅为8ns,工作温度范围为-55~125℃,而国外产品访问速度为10~12ns,工作温度范围为-40~80℃。在功耗方面,本设计与国外产品相当,动态电流为110mA,静态电流为5mA,仅在面积上有所增加。

全文目录

中文摘要  4-5
Abstract  5-8
第一章绪论  8-12
  1.1 研究背景  8
  1.2 SRAM 基础  8-10
    1.2.1 SRAM 介绍  8-9
    1.2.2 SRAM 工作原理  9-10
  1.3 SRAM 研究状况  10-11
  1.4 本论文的主要工作  11-12
第二章 4M-bit SRAM 整体结构设计  12-20
  2.1 阵列结构的设计  12-14
  2.2 读写系统电路结构的设计  14
  2.3 SRAM 的时序设计  14-20
第三章高速译码电路的研究分析与实现  20-28
  3.1 译码电路概述  20-21
  3.2 高速译码器延迟模型的建立  21-24
  3.3 4M-bit SRAM 的译码器设计实现  24-28
第四章存储单元的设计  28-36
  4.1 存储单元工作原理分析  28-29
  4.2 存储单元的可靠性分析  29-34
    4.2.1 保持稳定性  29
    4.2.2 读稳定性  29-31
    4.2.3 可写性  31-32
    4.2.4 读写时间  32
    4.2.5 静态噪声容限（SNM）  32-34
  4.3 存储单元的尺寸确定与仿真  34-36
第五章灵敏放大器及其他电路设计  36-53
  5.1 灵敏放大器设计  36-47
    5.1.1 简介  36-38
    5.1.2 运放型灵敏放大器结构  38-41
    5.1.3 交叉耦合型灵敏放大器结构  41-43
    5.1.4 实际灵敏放大器及数据通路的设计  43-47
  5.2 其他电路设计  47-53
    5.2.1 电压降低转换电路  47-50
    5.2.2 电压稳压器  50-51
    5.2.3 冗余电路  51-53
第六章 SRAM 的版图设计和总体仿真  53-66
  6.1 SRAM 版图设计  53-63
    6.1.1 电容的版图设计  53-56
    6.1.2 电阻的版图设计  56-57
    6.1.3 灵敏放大器的版图设计  57-58
    6.1.4 芯片的ESD 防护  58-60
    6.1.5 SRAM 总体电路的布图设计  60-63
  6.2 电路的整体仿真  63-66
    6.2.1 4M 位SRAM 总体电路  63-64
    6.2.2 仿真结果分析  64-66
第七章结束语  66-68
参考文献  68-72
攻读学位期间公开发表的论文  72-73
后记  73-74

8ns 4M_bit高可靠性静态随机存储器

内容摘要

全文目录

相似论文