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低冗余存储器相邻双错误纠正码设计

作　者: 田欢
导　师: 肖立伊
学　校: 哈尔滨工业大学
专　业: 微电子学与固体电子学
关键词: 存储器线性分组码相邻双错误误纠错率
分类号: TN911.2
类　型: 硕士论文
年　份: 2011年
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内容摘要

集成电路工艺尺寸逐渐发展到深亚微米领域,使得存储器的存储节点更容易受到空间辐射粒子的影响,其存储数据更加容易发生翻转。存储器单元尺寸的减少,使得在同一块晶元上可以放置更多的存储单元,相临存储单元间的距离随着存储单元密度的增加而降低,大大增加了因单粒子事件而引起多位翻转的几率,由于高能辐射粒子的性质,相邻两位错误发生的概率相比其他多位翻转的概率要大得多,因此本文主要目的是使用尽可能小的译码开销实现纠正相邻双的错误。本文对线性分组码的数学理论基础以及译码原理进行了讨论,并基于线性分组码原理,分析了目前主要应用的线性分组码优劣性。通过线性分组码的理论,可得知线性分组码的纠错性能主要体现在其校验矩阵,也就是校验矩阵决定了编码的纠错能力。因此,提出了单错误纠正,双错误检测,相邻两位错误纠正码(SEC-DED-DAEC)的搜索校验矩阵算法,主要是通过贪婪算法的核心思想来搜索校验矩阵。针对于纠错编码加固存储器的方法,提出了通过数学推导和算法的改进来缩小校验矩阵的搜索空间的方法,针对于信息位为16位,32位以及64位字长的存储器找到了满足该纠正码要求的最优校验矩阵,减少了非相邻错误的误纠错率。根据所得到的校验矩阵,用硬件描述语言完成了16位,32位以及64位字节存储器的纠错电路设计,并结合静态存储器SRAM的verilog存储器行为模型,采用故障注入的方法对纠错电路进行了功能验证。该纠错码是一种基于线性分组码原理的单错误纠正,双错误检测,相邻两位错误纠正的纠正码。通过综合分析得知该抗相邻双错误编码与传统的单错误纠正,双错误检测扩展汉明码相比,冗余位相等,开销也近似相等,但可纠正相邻的两位错误,提高了存储器的可靠性。

全文目录

摘要  4-5
Abstract  5-8
第1章绪论  8-20
  1.1 课题背景及研究的目的和意义  8-9
  1.2 空间辐射环境  9-10
  1.3 空间辐射对存储器的影响  10-14
  1.4 国内外集成电路抗辐射加固研究情况  14
  1.5 存储器加固的方法  14-18
    1.5.1 ECC编码技术  14-15
    1.5.2 使用特殊工艺  15
    1.5.3 物理冗余  15-16
    1.5.4 版图改进技术  16-17
    1.5.5 基于电流探测电路加固存储器方法  17-18
  1.6 本文结构安排  18-20
第2章 ECC编码加固方法介绍  20-34
  2.1 线性分组码代数理论  21-28
    2.2.1 有限域  21
    2.2.2 矢量空间  21-23
    2.2.3 线性分组码  23-28
  2.2 纠错编码介绍  28-33
    2.2.1 奇偶校验码  28-29
    2.2.2 汉明码  29-30
    2.2.3 SEC-DED编码  30-31
    2.2.4 抗多位翻转编码  31-33
  2.3 本章小结  33-34
第3章抗相邻双错误编码算法  34-50
  3.1 校验矩阵分析  34-38
    3.1.1 线性分组码校验矩阵结构  34-35
    3.1.2 SEC-DED-DAEC编码校验矩阵分析  35-38
  3.2 校验矩阵搜索空间分析  38-39
  3.3 搜索校验矩阵算法  39-49
    3.3.1 贪婪算法  40-41
    3.3.2 搜索空间的优化  41-42
    3.3.3 算法实现  42-49
  3.4 本章小结  49-50
第4章 SEC-DED-DAEC编码电路设计  50-58
  4.1 编码电路  50-51
  4.2 译码电路  51-54
    4.2.1 译码原理  51-53
    4.2.2 译码电路的实现  53-54
  4.3 功能验证  54-56
    4.3.1 系统故障注入  54-55
    4.3.2 功能验证模型  55
    4.3.3 仿真结果  55-56
  4.4 译码电路综合及性能评估  56-57
  4.5 本章小结  57-58
结论  58-59
参考文献  59-64
致谢  64

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